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RSS订阅原创 关于DDR3的FPGA开发中Vivado的一些报错及解决办法
看到这样的报错，首先考虑是不是在一个以上的always时序逻辑里赋值了同一个变量，我这里检查不是这个问题。原来的报错有标注mig7，遂考虑是不是因为DDR配置和代码逻辑不符，后面发现确实。我的DDR设了32位带宽，但是代码是按照16位编写的，后面调整DDR带宽匹配后成功消除报错。后面问了学长知道是因为板子用的差分时钟LVDS标准，但是配置的时候仅仅引入了一路时钟导致的问题。这个报错是因为.v文件里没有写到接口，但是这个接口却在xdc文件里被声明了，所以会有‘does not exist’。
2024-07-07 23:18:03
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空空如也
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