关于DDR3的FPGA开发中Vivado的一些报错及解决办法

报错1：[DRC PDRC-34] MMCM_adv_ClkFrequency_div_no_dclk: The computed value 390.000 MHz (CLKIN1_PERIOD, net pll_clk3) for the VCO operating frequency of the MMCME2_ADV site MMCME2_ADV_X1Y5 (cell u_ddr3_top/u_mig_7series_0/u_mig_7series_0_mig/u_ddr3_infrastructure/gen_mmcm.mmcm_i) falls outside the operating range of the MMCM VCO frequency for this device (600.000 - 1440.000 MHz). 

站内查阅是因为CLK_WIZ ip输入输出时钟写错位，我检查了一下发现没有。后面问了学长知道是因为板子用的差分时钟LVDS标准，但是配置的时候仅仅引入了一路时钟导致的问题。也有可能是DDR配置频率不对，注意查看DDR工作时钟和参考时钟是不是对得上

报错2：Multi-driven net Q with xth driver pin

看到这样的报错，首先考虑是不是在一个以上的always时序逻辑里赋值了同一个变量，我这里检查不是这个问题。原来的报错有标注mig7，遂考虑是不是因为DDR配置和代码逻辑不符，后面发现确实。我的DDR设了32位带宽，但是代码是按照16位编写的，后面调整DDR带宽匹配后成功消除报错。

报错3：[Opt 31-305] Invalid connectivity on net clk_p connected to port clk_p. It drives some loads that need a buffer, and other loads that do not need a buffer. This configuration cannot be placed.

比较简单，ila配置有问题，不能把时钟接口和探针直接连到一起

报错4：Cannot set property ‘PACKAGE_PIN’, because the property does not exist for objects of type ‘pin’ 

这个报错是因为.v文件里没有写到接口，但是这个接口却在xdc文件里被声明了，所以会有‘does not exist’。检查删除xdc接口或在.v文件里提前声明即可