FPGA面试题【Verilog实现无毛刺时钟切换】

最新推荐文章于 2025-05-06 17:09:41 发布
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分类专栏： FPGA面试通关宝典 文章标签： fpga开发 面试
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本文详细介绍了如何使用Verilog设计无毛刺时钟切换电路，包括相关时钟源和无关时钟源的解决方案，通过采样和反馈避免毛刺产生，确保时钟切换的稳定性。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

目录

题目

核心思路

答案

FPGA全貌

题目

用verilog实现无毛刺时钟切换电路。

核心思路

0：无毛刺的时钟切换英文名叫：Glitch-free clock switching circuit

1：如果单纯的在sel高是选择clka输出，sel为低时选择clkb输出，那么很有可能在时钟切换的时刻出现毛刺，这甚至会导致电路故障。所以要进行专门的时钟切换电路的设计，保证电路切换中不会有毛刺的出现，这一根本原理在时钟切换过程中，要在原时钟和待切换时钟的低电平进行切换。


2：

clk0和clk1是无关时钟，如何实现二者之间的一个无毛刺切换是接下来需要解决的问题？

先从最容易相当的设计说起：

可以使用纯组合逻辑来设计时钟切换电路，但是这种设计不可避免的产生毛刺：

如下，两种一个道理：

 

如何改进这种设

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无毛刺时钟切换电路，又叫 Glitch free 电路、时钟无缝切换电路，在笔试中遇到过，如果没有接触过，很可能无从下手。随着越来越多的多时钟应用于当今的芯片中（尤其是在通信领域），在芯片运行时经常需要切换时钟源。这两个时钟在频率上可能完全不相关，也可能成倍数关系。不管是哪种情况，都有可能在开关门控时产生毛刺（Glitch）。时钟线上的毛刺对整个系统是危险的，因为它可能使用边沿触发了部分寄存器，而其他寄存器却没被触发。在这篇文章中，使用两种不同的方式来避免输出时钟上有毛刺。
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