时钟切换电路毛刺问题

1.有毛刺的时钟切换电路 assign outclk = (clk1 & select) | (~select & clk0); 这个时钟切换电路是一个纯组合逻辑，输出时钟（OUT CLOCK）由选择信号（SELECT）控制，当SELECT为1时输出CLK1，反之，输出CLK0. 2.相关时钟源的毛刺保护 下图显示了防止源时钟相互倍数的时钟开关输出出现毛刺的解决方案。在每个时钟源的选择路径中插入一个负边沿触发的D触发器。 在时钟的下降沿采样选择控制（SELECT），以及仅.

传送门： 这篇文章讲的比较清楚 https://blog.csdn.net/bleauchat/article/details/96180815?utm_medium=distribute.pc_relevant.none-task-blog-BlogCommendFromMachineLearnPai2-5.nonecase&depth_1-utm_source=distribute.pc_relevant.none-task-blog-BlogCommendFromMachineLearnPai

平台：ise14.7 仿真平台：modelsim se10.4d 在使用AD采集控制的时候往往需要使用SPI来读取外部的数据，需要逻辑内部产生门控时钟提供给外部器件使用。 逻辑上使用组合逻辑分配时钟。 // ************************* // MODULE DEFINITION // ************************* `timescale 1 ns / 1 ps module gate_clk#( parameter U_DLY = 1

无毛刺时钟切换电路，又叫glitch free电路，时钟无缝切换电路。在芯片运行时需要通过门控切换时钟源，其产生的毛刺现象可能会导致驱动电路产生亚稳态，且对于不相关时钟的切换也有可能会产生门控电路的亚稳态问题。先来看一个简单的门控时钟：是由一个两个与门和一个或门组成的MUX。当select从0变到1时，时钟从clk0变到clk1，， 会导致产生了两个占空比既不为CLK0又不为CLK1的时钟，。

目录：时钟切换电路1.有毛刺的时钟切换电路2.优化后的时钟源电路 时钟切换电路 1.有毛刺的时钟切换电路 如图所示，这个时钟切换电路是一个纯组合逻辑，输出时钟（OUT CLOCK）由选择信号（SELECT）控制，当SELECT为1时输出CLK1，反之，输出CLK0. 对上图的Verilog描述： assign outclk = (clk1 & select) | (~select & clk0); 但是，这种设计会在时钟切换时产生毛刺，波形图如下： 选通信号select可以相对于源时钟

关于毛刺 分类： FPGA2013-12-13 21:26 161人阅读 评论(0) 收藏 举报 FPGADesign 目录(?)[+] 1. 毛刺的产生原因：冒险和竞争 使用分立元件设计电路时，由于PCB在走线时，存在分布电容和电容，所以在几ns内毛刺被自然滤除，而在PLD内部没有分布电感和电容，所以在PLD/FPGA设计中，竞争和冒险问

出现了竞争冒险，导致了x,y不能同时为1，产生了错误的输出。假设在 红色粗线条处，a、b 应该是同时变化的，也就是 z1应该为1，z1的波形是一条值为1的直线，但是由于某些原因，导致a、b的变化不同步，导致 红色粗线条 处的 z1 波形出现了个凹槽，不再是平直的波形，这叫毛刺。“1”处表示的是时序逻辑，它会在时钟上升沿时，判断对应的 a、b 的值，例如图中是 0，1，则z2为1，并且维持一个时钟周期，直到下个时钟上升沿到来，再重新判断 a、b 的值来决定下一个时钟周期z2应该保持什么值。

和可靠性有关的几个概念 　 　 建立时间和保持时间 　 图1 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数据同样不能被打入触发器。 如图1。 数据稳定传输必须满足...

今天来讲一下时钟无毛刺切换技术。

转自FPGA中的多时钟设计 多种独立时钟在SoC（system-on-chip）设计中已普遍存在。很多SoC设备接有许多接口，这些接口根据标准运用了完全不同的时钟频率。 很多现代的串行接口继承了片上其它接口的异步性；而有些则直接从输入数据流中继承时钟。通过设计主要的SoCs子模块运行独立的时钟解决大片子中的时钟脉冲相位差，已经成为一种趋势。 由于这些原因，做SoC项目的设计人员一定会遇到多时...

本文时钟无毛刺切换的代码和testbench

引用b站大佬rong晔手册 1.使用门控时钟的原因：减少时钟网络的功耗消耗，最直接的办法就是如果不需要时钟的时候，就把时钟关掉。 2.门控时钟的结构： 1）与门门控 这种直接将控制 EN 信号和时钟 CLK 进行与操作完成门控的方式，可以完成 EN 为 0 时，时钟被关掉。 产生问题：毛刺 产生原因：如上图所示， EN 是不受控制的，随时可能跳变，这样纯组合输出 GCLK 就完全可能会有毛产生。时钟信号上产生毛刺是很危险的。实际中，这种直接与门的方式基本不会被采样。所

1 数字电路设计中的几个基本概念： 1.1 建立时间和保持时间： 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数据同样不能被打入触发器。  如图1 。 数据稳定传输必须满足建立和保持时

边沿触发器 || D触发器 || JK触发器 || 逻辑功能转换 || 脉冲工作特性 || 重难点 || 数电1.触发器基础前面介绍了门控锁存器。对于门控锁存器，在控制信号C有效期间，输入信号的任何变化都将直接引起锁存器输出状态的改变。因此也可以说，门控锁存器是对电平敏感的。本文将介绍触发器（FF:Flip-Flop），触发器是对边沿敏感的。触发器分为两种类型：主从触发器（现在很少见）边沿触发器主...

无毛刺时钟切换电路，又叫 Glitch free 电路、时钟无缝切换电路，在笔试中遇到过，如果没有接触过，很可能无从下手。随着越来越多的多时钟应用于当今的芯片中（尤其是在通信领域），在芯片运行时经常需要切换时钟源。这两个时钟在频率上可能完全不相关，也可能成倍数关系。不管是哪种情况，都有可能在开关门控时产生毛刺（Glitch）。时钟线上的毛刺对整个系统是危险的，因为它可能使用边沿触发了部分寄存器，而其他寄存器却没被触发。在这篇文章中，使用两种不同的方式来避免输出时钟上有毛刺。