- 博客(12)
- 收藏
- 关注
RSS订阅原创 类型匹配和等效的区别
前者侧重从类型声明、结构关系角度判定，关注类型定义的“形式一致性”，后者侧重从数据表示、内容角度判定，关注类型的“数值或结构等效性”
2025-03-11 11:11:46
274
原创 SystemVerilog中的类型转换
SystemVerilog中的类型转换（Casting）允许在不同数据类型之间进行显式或隐式的值转换。通过合理使用类型转换，可增强代码的灵活性和安全性，同时需注意潜在的数据丢失或精度问题。静态转换在编译时完成，通常通过显式语法实现，适用于已知类型兼容的场景。：类对象的类型转换（如父类句柄转子类句柄）/枚举类型的转换。：避免隐式转换的潜在问题，或需要明确转换意图时。动态转换在运行时检查类型兼容性，检查数值是否越界。语法实现，强制将表达式的结果转换为指定类型。若用作函数，失败则返回0，否则返回1。
2025-03-04 14:51:23
497
原创 SystemVerilog中的Attributes
属性是SystemVerilog中一种元数据机制，允许开发者为代码中的对象（如变量、模块、语句等）附加额外的信息。
2025-02-28 17:53:10
529
原创 SystemVerilog转义标识符（Escaped Identifiers）
转义标识符是SystemVerilog中一种特殊的标识符命名方式，用于突破简单标识符的字符限制
2025-02-28 15:32:15
329
翻译 VC Formal -- Introduction
Formal verification is complimentary to simulation-based verification，provides exhaustive analysis to ensure signoff quality verification
2023-10-24 17:12:42
1000
芯片设计验证-Ieee standard for systemverilog
2023-10-24
AXI4 modifiable transaction
2024-02-29
TA创建的收藏夹 TA关注的收藏夹
TA关注的人