【SystemVerilog基础】合并数组与非合并数组深入探究

最新推荐文章于 2025-04-21 19:45:57 发布
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一、概述

合并数组（packed array），又可称为合并数组、压缩数组。非合并数组同理，有非合并数组、非压缩数组之称。名称上无需太多纠结！

合并数组与非合并数组相比，最大的不同是，合并数组的存放方式是连续的比特集合，中间没有任何闲置的空间！

合并数组应用最多的场景是：既希望能够把某个数据类型当做一个整体来访问，也希望能够把它分解成更小的单元。例如：有一个32bit的寄存器，有时候需要把它看成四个8bit的数据，有时候则希望把它看成单个的无符号数据。

在SystemVerilog绿皮书上说：任何数组类型都可以合并，包括动态数组、队列和关联数组，但是这一点我有点存疑，我们日常工作中使用最多则是定宽数组的合并数组和非合并数组！

二、非合并数组（Unpacked array）

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合并型数组(packed)： — 合并型数组可以实现连续的存储，赋值时不需要用 '{ }。 //合并型数组 bit [3] [7:0] b_pack // 表示3行 x 8列的数组，[3]是高维度（高维度），[7:0]是低维度(第一维) 数组中，数据排列为{b_pack[3],b_pack[2],b_pack[1],b_pack[0]}，其中每个b_pack为8个bit； bit是二值逻辑，每位bit只占据1位。故24位bit只占据一个word（一般一个word为32bit)的存储空间
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描述的不够清晰准确，但是能在代码和仿真的结果里面表达我想要叙述的，以及我当时存在的疑惑，首先是记录，然后才是分享，希望可以解决由于相同问题而困扰的学习人。
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