System Verilog图书推荐

最新推荐文章于 2024-06-26 15:01:47 发布

OpenFPGA

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分类专栏： FPGA 文章标签：信号处理编程语言 nagios 微软人工智能

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SystemVerilog是一种硬件描述和验证语言（HDVL）（以下简称SV），它基于IEEE1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Accellera开发，它主要定位在芯片的实现和验证流程上，并为系统级的设计流程提供了强大的连接能力。

实际上Verilog与SV是一脉相承的，在Verilog-2005标准之后就几乎不再更新，而SV则获得接力棒，继续更新标准，最新的SV标准基于IEEE 1800-2017。

以上图片来源：路科验证，版权归原作者所有

SV作为Verilog的“升级”，到底有没有必要学习？

还是需要通过几方面去考虑，做IC/验证的小伙伴肯定需要去学习，做传统FPGA的还是需要从Verilog/VHDL开始学习，按照自己的能力去学习。（以上观点纯属个人愚见）

进入正题，推荐几本学习SV的书籍：

SystemVerilog验证(测试平台编写指南

本书讲解了SystemVerilog语言的工作原理，介绍了类、随机化和功能覆盖率等测试手段和概念，并且在创建测试平台方面提供了很多引导性的建议。本书借助大量的实例说明SystemVerilog的各种验证方法，以及如何根据实际的应用情况选择最优的方法达到尽可能高的覆盖率。而且，重点演示了如何使用面向对象编程(OOP)的方法建立由覆盖率驱动并且受约束的基本的随机分层测试平台，此外，还论述了SystemVerilog与C语言的接口技术。

本书也是国内比较受欢迎的图书，原作者是

克里斯·斯皮尔

，国内进行了翻译，推荐阅读中文原版，中文作为对照。

system verilog 验证方法学

本书借助许多用SystemVerilog编写的例子,介绍和说明一套完整的验证方法学.它涵盖了所有最新的验证技术,其中包括:验证计划制定, TestBench架构,受约束随机激励产生,以覆盖率为主导(coverage-driven) 的验证,基于断言(assertion-based)的验证,形式化分析,以及基于一个开放,完善的方法学上的系统级验证.此外,本书也包括标准程序库,VMM 和VMM检查器,从而可帮助缩短验证开发的时间. 本书可作为电子工程类,自动控制类,计算机类的大学本科高年级学生及研究生教学用书,亦可供其他工程人员自学与参考.

和上一本图书一样。

其它

国内目前也出了很多相关的资料，这里就不一一介绍了，见下面截图吧。