Verilog入门——半加器电路模块的Verilog描述以及详解

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于 2024-01-13 15:04:49 首次发布
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Verilog入门——半加器电路模块的Verilog描述以及详解

  • 半加器Verilog语言：
module h_adder (A,B,SO,CO);	//定义模块名h_adder(half adder)
	input A,B;				//定义输入端口A,B
	output SO,CO;			//定义输出端口SO(和值,Sum),CO(进位,Carry)
	assign SO = A ^ B;     	//将变量A和B执行异或的结果赋值给输出信号SO
	assign CO = A & B;		//将变量A和B执行与的结果赋
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