Cadence Allegro原理图绘制:如何让错位的连接线准确接上管脚

在Cadence绘制原理图时可能会遇到连接线无法画上或者线错位无法调整的问题(如图1所示),导线不能准确连在接头上,而是游离在外部,出现这个问题的原因就是grid的设置问题。在我出现这个问题时,首先尝试了将网格的密度调高,从0.1调为0.01(图2“Design Template"),但发现并不起作用。



图1




图2

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