【工具应用笔记】vivado2017.4软件使用

Vivado 2017.4 基础使用流程。

1  新建工程文件

打开软件，选择新建工程

确认创建新工程

  选择创建工程名及路径

选择创建工程类型，一般选择RTL

选择FPGA芯片型号

以下为工程概况，其中框中为选择的芯片型号，点击finish

2  添加Xilinx官方IP核

此处强调为官方IP，是因为IP也可以用户自定义内容后封装成IP，后期会讲

选择需要的IP,如下为IBERT的IP核

IP核的设置界面（此处以IBERT为例，大部分其它类型IP操作雷同）

 IP设置完，点击OK即可。

3  添加新文件（源文件、约束文件、仿真文件）

在该工程内添加新文件

 3.1  以下添加为工程源文件

源文件名及格式（此处选择verilog格式）

新建好的源文件如下，点击finish即可

 3.2  以下添加为约束文件

内容为芯片引脚、电平、时钟约束等

3.3  以下添加为仿真文件

仿真源文件逻辑功能等是否满足设计

 文件添加完成后，打开各文件添加相应内容（略）

4  执行编译等流程（编译综合、实现、生成bitstream文件）

点击bitstreams，弹窗如下点击yes,

 bit文件生成完成，会弹窗如下，如果界面选项不需要，直接点击cancel

 生成的.bit文件可用于测试；

生成.mcs或者.bin文件，可以固化（固化的前提，是FPGA外挂了存储型芯片，如Nor Flash）