SystemVerilog HVL：线程

### SystemVerilog 语法概述 SystemVerilog 是一种硬件描述和验证语言，它扩展了 Verilog HDL 的功能，支持 RTL 设计、验证以及高级验证技术。以下是关于 SystemVerilog 的一些重要概念及其语法： #### 数据类型 SystemVerilog 提供多种数据类型来满足不同的设计需求。其中分为双态（2-state）和四态（4-state）两种主要类别。 - **双态数据类型**: - `bit`: 表示二进制值 0 或 1，适用于高性能仿真的场景[^2]。 - `byte`, `shortint`, `int`, `longint`: 定义不同宽度的整数类型，默认为有符号数[^2]。 - `time`: 64 位整数，表示时间，默认单位为秒[^2]。 - `real` 和 `shortreal`: 分别对应 IEEE 754 单精度浮点数和双精度浮点数。 - **四态数据类型**: - `logic` 和 `reg`: 类似于传统 Verilog 中的寄存器类型，能够表示四种状态（0, 1, X, Z），默认初始化为未知状态 X[^2]。 - `integer`: 32 位无符号整数，常用于循环索引或其他控制变量。 #### 子程序定义 (`task` 和 `function`) 在 SystemVerilog 中，可以通过 `task` 和 `function` 实现代码重用。两者的区别如下： - `task` 支持耗时语句（如延迟 `#delay`），而 `function` 不允许任何耗时操作[^2]。 - `task` 能够调用其他 `task` 和 `function`，但 `function` 只能调用其他 `function`[^2]。 为了实现动态分配资源的目的，在某些场合下可以使用 `automatic` 关键字修饰这些子程序，使其采用栈上的自动存储方式而非全局静态存储[^1]。 #### 并发结构 (`fork...join`) 并发执行是硬件设计的重要特征之一。通过 `fork...join` 结构可以在同一时刻启动多个独立的任务或进程。常见的形式包括但不限于以下几种： - `fork ... join_any`: 当任意一个分支完成时立即退出整个并行块； - `fork ... join_none`: 启动所有线程后立刻继续后续代码运行而不等待任何一条路径结束； - 默认情况下的 `fork ... join`: 所有的线程都完成后才会离开该区域[^3]。 #### 随机化机制 对于复杂的验证环境来说，随机刺激生成是非常必要的手段。利用内置的方法比如 `randomize()` 函数配合约束条件表达式(constraints)，我们可以轻松地创建各种各样的输入组合覆盖边界案例等特殊情形。另外还有专门针对单个属性启用/禁用随机化的工具——`rand_mode()` 方法[^4]。 ```systemverilog class Packet; rand bit [7:0] data; constraint c_data {data > 0 && data < 255;} endclass : Packet Packet pkt = new(); if (!pkt.randomize()) $fatal(1,"Randomization failed"); ```