Formal-AEP的使用

### JasperGold 中 Reset 形式化验证的功能与配置 在形式化验证工具 JasperGold 中，`reset` 的功能主要用于初始化设计的状态并确保其行为符合预期。以下是关于如何利用 `reset` 进行形式化验证的相关说明： #### 配置 Reset 断言 为了验证重置信号的行为是否正确，在 JasperGold 中可以定义断言来捕获特定条件下的状态变化。例如，可以通过 SVA（SystemVerilog Assertions）编写如下代码片段以描述重置逻辑的要求[^1]。 ```systemverilog property reset_behavior; @(posedge clk) disable iff (!rst_n) // Active low reset condition. state == IDLE |=> next_state == RESET_STATE; // After reset, the system should transition into a known state. endproperty : reset_behavior assert property (reset_behavior) else $error("Reset behavior failed!"); ``` 上述代码表示当检测到时钟上升沿且未处于低电平复位条件下，当前状态应转换至指定的初始状态之一。 #### 覆盖率分析中的 Reset 假设设置 除了基本的断言语句外，还可以引入覆盖模型来评估不同场景下重置路径的有效性。这通常涉及创建约束条件以便于模拟各种可能输入组合的效果。下面是一个简单的例子展示如何应用假设语句实现这一点: ```systemverilog covergroup cg_reset @(posedge clk); option.per_instance = 1; cp_rst_value: coverpoint rst_n { bins active_low[] = {0}; // Monitor only when reset is asserted actively-low. } cross_cp_states_and_rsts: cross current_state,cp_rst_value{ ignore_bins invalid_transitions = binsof(current_state)[*] && !binsof(cp_rst_value.active_low[]); } endgroup :cg_reset initial begin cg_reset cgr = new(); forever @(*) cgr.sample(); end ``` 此部分展示了如何构建覆盖率组以及采样机制，从而帮助识别哪些情况下未能满足期望的重置响应特性. #### 结果解释与调试技巧 一旦完成设定之后运行正式验证流程，则会得到相应证明或者反例报告文件。如果发现任何违反情况则需仔细审查这些实例，并调整原有属性直至获得满意的结果为止. ```python # Example Python script that could be used alongside formal tools for automation purposes such as parsing logs etc., though not directly related here but useful generally within EDA flows. import re def parse_formal_log(log_file_path): with open(log_file_path,'r') as f: log_content=f.read() violations=re.findall(r'Violation.*',log_content) proofs=re.findall(r'Proved.*|Pass.*',log_content) return {'violations':violations , 'proofs':proofs} parsed_data=parse_formal_log("/path/to/formal_results.log") print(parsed_data) ``` 以上脚本提供了一种方法自动提取日志信息用于进一步处理或监控目的.