vivado报错信息学习过程更新

WATER_X

已于 2023-03-27 16:36:11 修改

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分类专栏： verilog 文章标签：学习 fpga开发

于 2022-10-19 10:43:28 首次发布

本文链接：https://blog.csdn.net/WATER_X/article/details/127403115

verilog调试过程

1.先进入tools进行window preference进行变量地址显示1——>2
2.从信号报错的先后/因果找
3.先找tb的错误到例化模块的错误，因为信号是从tb到模块中
3.例化模块中使用ctrl+f进行变量查找进行溯源，进行变量排查

eg：在2023年3月25日老师的指导中，我个人完成了tb文件的排查，在例化模块中对于rx_frame_in_p/n一半不定态的错误我个人顺流直下模式中疏忽了rx_frame_in本来是input而在IDDR_rx_frame_inst原语中做了output。老师通过从错误信号到rx_shift到rx——iddr追溯出错误是rx_frame_iddr_p写成rx_frame_in_p/n重复定义的错误。

1、 2022/10/19

根据报错信息的文件详细信息找到E:\Xilinx_FPGA\Project\led_plum07a1\led_plum07a1.sim\sim_1\behav\xsim\avlog.log日志文件查看详细信息，报错信息如下

INFO: [VRFC 10-2263] Analyzing Verilog file "E:/Xilinx_FPGA/Project/led_plum07a1/led_plum07a1.srcs/sources_1/new/led_07a3plum.v" into library xil_defaultlib
INFO: [VRFC 10-311] analyzing module led_07a3plum
WARNING: [VRFC 10-3248] data obj

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