Verilog学习笔记（一）

逻辑功能定义

方法

有以下3种方法可在模块中产生逻辑。
（1）assign（连续赋值）声明语句。描述组合逻辑最常用的方法之一
（2）实例元件
（3）“always”块。既可用于描述组合逻辑，也可描述时序逻辑

要点

（1）在Verilog模块中所有过程块（如initial块、always块）、连续赋值语句、实例引用语句都是并行的；
（2）在同一模块中这三者出现的先后秩序没有关系；
（3）只有连续赋值语句assign和实例引用语句可以独立于过程块而存在于模块的功能定义部分。

运算符

基本算术运算符

+、-、x、/、
%（模运算符，或称为求余运算符，要求%两侧均为整型数据。如7%3的值为1。结果值的符号位采用模运算式里第一个操作数的符号位。-10%3=-1,11%-3=2）

位运算符

~、&、|（或）、^（异或）

逻辑运算符

1. &&逻辑与；
2. ||逻辑或；
3. ！逻辑非

移位运算符

1.“ <<”（左移运算符）
2.“ >>”（右移运算符）

位拼接运算符

{信号1的某几位，信号2的某几位，……，……}

数据类型及其常量和变量

常量

1. 负数：-8‘d5
2. 下划线：可以用来分隔开数的表达以提高程序可读性。16’b1010_1011_1111_1010
3. 当常量不