Go Forward Forever!

 UART （Universal Asynchronous Receiver/Transmitter）代表通用异步接收器/发送器。也叫是我们经常所说的串口，基本都用于调试。UART 的主要目的是发送和接收串行数据。串口只需要 2 根线就可以实现收发，TX 用于发送数据，RX 用于接受数据（收发不是一根线，所以是全双工方式），通信双方只要采用相同的帧格式和波特率，就能在未共享时钟信号的情况下，可以完成通信过程（收发不同步，所以是异步串行通信）。

 本章课程以大家熟悉的流水灯为例子，详细讲解了 VIVADO 软件的使用，包括创建 FPGA 工程，编写 Verilog代码，添加管脚约束，最后编译，下载 bit 文件到开发板测试。

基于 ZYNQ 的启动方式包括了 ZYNQ 的加载流程、支持的加载模式、裸机启动、LINUX 启动等。其中加载模式有常用的 JTAG 模式、QSPI 模式、SD 卡模式、NAND FLASH 模式、QSPI+EMMC 模式。如果需要详细了解其中的原理需要阅读大量资料和一些 XILINX 的 FSBL 代码以及 LINUX 启动部分的源码。

基于 ZYNQ 的启动方式包括了 ZYNQ 的加载流程、支持的加载模式、裸机启动、LINUX 启动等。其中加载模式有常用的 JTAG 模式、QSPI 模式、SD 卡模式、NAND FLASH 模式、QSPI+EMMC 模式。如果需要详细了解其中的原理需要阅读大量资料和一些 XILINX 的 FSBL 代码以及 LINUX 启动部分的源码。

   一般安装 vitis(vivado)的过程中勾选了安装 JTAG cable 驱动就会默认安装好 JTAG 驱动，但是如果 vivado 无法正确识别到 JTAG，那么可以试下重新手动安装驱动。

Vitis 统一软件平台可实现在 Xilinx 异构平台（包括 FPGA、SoC 和 Versal ACAP）上开发嵌入式软件和加速应用。它可为边缘、云和混合计算应用加速提供统一编程模型。利用与高层次框架的集成，通过加速库采用 C、C++ 或 Python 进行开发，或者使用基于 RTL 的加速器和低层次运行时 API 对实现方案进行粒度更精确的控制 — 选择您需要的抽象层次。1.1 面向所有 Xilinx 平台的统一设计方法用于在所有 Xilinx 平台上部署加速应用的统一设计方法和编程模型。

 Zynq 系列的亮点在于 FPGA 里包含了完整的 ARM 处理子系统（PS），每一颗 Zynq 系列的处理器都包含了 Cortex-A9 处理器，整个处理器的搭建都以处理器为中心，  而且处理器子系统中集成了内存控制器和大量的外设，  使 Cortex-A9 的核在 Zynq-7000 中完全独立于可编程逻辑单元，也就是说如果暂时没有用到可编程逻辑单元部分（PL），  ARM 处理器的子系统也可以独立工作，这与以前的 FPGA 有本质区别，其是以处理器为中心的。 

我现在用的是vivado2017.4版本，现在想打开vivado2018.3版本的工程，但会出现警告，主要是版本不兼容导致。只要依次点击Tools→Report→Report IP Status，将要解锁的ip核勾选再点击Upgrade Selected即可。看到2018版本的version和minor为7和39，而2017版本为7和 35（如果不知道自己版本是多少可以用编辑器打开一个自己版本的工程查找）修改后记得保存后再打开工程。3、如果工程里有ip核的话，会出现ip核被锁的情况。可以按以下步骤来解决。

petalinux创建linux环境的步骤

xilinx vivado 生成flash下载文件

大家在调试ZYNQ的时候也遇到过这个问题，在SDK模式先DEBUG电路板的时候，执行完debug后，分布运行有时候进入C语言的main函数，有时候进入编译后的汇编main函数。