vivado CLOCK

最新推荐文章于 2025-03-25 22:10:53 发布
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时钟
描述
CLOCK对象为Vivado Design Suite提供了可靠传输的时间参考
从寄存器到寄存器的数据。Vivado计时引擎使用CLOCK的特性
计算设计的设置和保持要求并报告设计的对象
通过松弛计算的定时裕度。您必须正确定义CLOCK
以获得具有最佳精度的最大定时路径覆盖。
时钟由PERIOD和WAVEFORM属性定义。期间在中指定
纳秒，并定义时钟周期的长度。它对应于过去的时间
其中波形重复。波形是上升沿和下降沿的列表
时钟周期内的绝对时间，单位为纳秒。请参阅Vivado Design Suite用户
指南：使用约束条件（UG903）[参考文献19]了解有关定义时钟的更多信息。
周期和波形特性代表了时钟的理想特性。什么时候
进入FPGA并通过时钟树传播，时钟边沿被延迟
变得容易受到噪声和硬件行为引起的变化的影响。这些特征
称为时钟网络延迟和时钟不确定性。默认情况下，Vivado Design Suite
将所有时钟视为传播时钟或非理想时钟，以便提供准确的松弛
值，包括时钟树插入延迟和不确定性。
Vivado工具支持各种不同类型的时钟：
•主时钟-主时钟是进入Vivado设计的系统级时钟
通过主输入端口或千兆收发器引脚。主时钟由定义
createclock命令。主时钟的设计源定义时间
Vivado计时引擎在计算时使用的零点和传播点
延迟值。
•虚拟时钟-虚拟时钟是一个物理上不连接到任何
设计中的网表元素。虚拟时钟由create_clock定义
命令，而不指定要将时钟分配给的源对象。
•生成的时钟-生成的时钟在设计内部由称为
时钟修改块（例如，MMCM），或者通过一些用户逻辑。生成
generated_ clock命令从主时钟导出时钟，
并且包括IS_GENERATED属性。而不是指定期间和
生成的时钟的波形，您必须描述修改电路的方式
转换主时钟。
时钟使用专用设备资源在设计中传播。参见7系列
FPGA时钟资源用户指南（UG472）[参考文献3]或UltraScale体系结构时钟<

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创建时钟约束是 FPGA 设计中非常重要的一步，它可以确保设计中时钟的稳定性和可靠性。本文将介绍如何在 Vivado 中创建时钟约束，并使用示例代码进行说明。
qq_39605374的博客
08-05 512
在弹出窗口中，你需要输入时钟约束的各种参数，包括时钟名称、时钟频率、时钟时序信息等。如果使用外部时钟源，则需要在时钟约束中指定时钟源信息。如果设计中存在多个时钟域，则需要使用时钟分区来对不同时钟域进行隔离。创建时钟约束是 FPGA 设计中非常重要的一步，它可以确保设计中时钟的稳定性和可靠性。这个时钟约束指定了一个名为“clk”的时钟，其中时钟周期为10纳秒，时钟波形为低电平持续5纳秒，高电平持续5纳秒。通过本文介绍的方法，你可以轻松地创建时钟约束，并保证设计的高稳定性和可靠性。
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01-01
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