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原创 vivado 定义输入延迟

vivado 定义输入延迟

2025-03-25 22:13:16 581

原创 vivado 创建生成时钟

vivado 创建生成时钟

2025-03-25 22:10:53 1068

原创 vivado 创建主时钟

vivado 创建主时钟

2025-03-22 15:53:30 684

原创 定义时钟约束

定义时钟约束

2025-03-22 15:51:20 574

原创 分四个步骤定义时序约束

分四个步骤定义时序约束

2025-03-15 14:52:26 214

原创 创建综合约束

创建综合约束

2025-03-15 14:50:54 463

原创 vivado 编制设计约束

vivado 编制设计约束

2025-03-05 20:58:15 458

原创 vivado 充分利用 IP 核

vivado 充分利用 IP 核

2025-03-05 20:56:57 1262

原创 vivado 时钟域交汇

vivado 时钟域交汇

2025-03-02 16:20:10 537

原创 vivado 避免本地时钟、创建输出时钟

vivado 避免本地时钟、创建输出时钟

2025-03-02 16:17:32 387

原创 FPGA 使用门控时钟

FPGA 使用门控时钟

2025-02-28 21:24:37 1065

原创 控制时钟的相位、频率、占空比和抖动

控制时钟的相位、频率、占空比和抖动

2025-02-28 21:22:52 435

原创 时钟结构设计

时钟结构设计

2025-02-08 21:00:08 535

原创 vivado 7 系列器件时钟

vivado 7 系列器件时钟

2025-02-08 20:59:25 1373

原创 GT 接口时钟

GT 接口时钟

2025-02-06 20:49:55 865

原创 同步 CDC

同步 CDC

2025-02-06 20:46:31 502

原创 使用 MMCM 的 I/O 时序 ZHOLD/BUF_IN 补偿

使用 MMCM 的 I/O 时序 ZHOLD/BUF_IN 补偿

2025-02-05 09:40:34 472

原创 SelectIO 时钟

SelectIO 时钟

2025-02-05 09:38:23 337

原创 FPGA 时钟多路复用

FPGA 时钟多路复用

2025-02-03 11:46:48 1217

原创 FPGA 时钟拓扑结构建议

FPGA 时钟拓扑结构建议

2025-02-03 11:44:38 1474

原创 FPGA 使用 CLOCK_LOW_FANOUT 约束

FPGA 使用 CLOCK_LOW_FANOUT 约束

2025-01-26 13:28:37 1097

原创 FPGA 使用 CLOCK_DEDICATED_ROUTE 约束

FPGA 使用 CLOCK_DEDICATED_ROUTE 约束

2025-01-26 13:27:31 1356

原创 FPGA 时钟约束

约束来提供关于级联时钟缓存或由非时钟原语（例如，构造逻辑）驱动的时钟缓存的布。活，并且包括额外的体系结构约束，因此了解如何正确约束时钟以实现是非常重要的。约束来匹配由不同时钟缓存驱动的多个相关时钟网络的插入延迟。在这种情况下，则时钟缓存将自动布局在同一时钟区域中，并且您不需要使用。直接连接并限制在不同的时钟区域，则必须手动插入时钟缓存并在连接。在大多数情况下，时钟缓存由已经约束到时钟区域的输入时钟端口，输入的输入时钟端口自动布局在相同的时钟区。和时钟缓存必须布局在相同的时钟区域中。

2025-01-19 21:14:09 1459 1

原创 FPGA 时钟功能

FPGA时钟功能

2025-01-19 21:12:19 686

原创 FPGA 时钟树缓存布局布线

FPGA时钟树缓存布局布线

2025-01-18 15:30:06 596

原创 FPGA 全局时钟缓存连接和布局跟踪

FPGA全局时钟缓存连接和布局跟踪

2025-01-18 15:28:57 669

原创 vivado 时钟原语

vivado 时钟原语

2025-01-10 21:14:15 388

原创 vivado 时钟指南

vivado 时钟指南

2025-01-10 21:13:11 631

原创 运行 RTL DRC

运行 RTL DRC

2025-01-04 08:55:19 247

原创 分解更深的存储器配置，实现功耗与性能平衡

分解更深的存储器配置，实现功耗与性能平衡

2025-01-04 08:54:02 499

原创 FPGA性能/功耗块 RAM 利弊取舍

FPGA性能/功耗块 RAM 利弊取舍

2025-01-01 09:41:58 484

原创 FPGA提升功耗的编码方式

FPGA提升功耗的编码方式

2025-01-01 09:39:47 428

原创 FPGA流水线考虑因素

FPGA流水线考虑因素

2024-12-29 09:49:01 1422

原创 提升性能的编码方式

提升性能的编码方式

2024-12-29 09:46:21 292

原创 判断实例化或推断的时机

判断实例化或推断的时机

2024-12-22 09:40:53 435

原创 初始化全部推断的寄存器、 SRL 和存储器

初始化全部推断的寄存器、 SRL 和存储器

2024-12-22 09:39:49 611

原创 移位寄存器和延迟线

具将自动推断此寄存器，除非该资源被示例化或由于属性或跨层级边界优化限制而阻止综合工具推断这样的寄存器。这样可以为从移位寄存器逻辑出发的路径提供更大的时序裕量。如果要使用寄存器来达到灵活布局芯片的目的，使用下列属性关闭。时获得最佳性能，赛灵思建议把最后一级移位寄存器实现在专用。在动态模式下，每当有新的地址施加到地址引脚，在访问。提供用于确定移位寄存器长度的地址输入 （固定的静态长度，也可以动态调节。移位寄存器的长度可以是。周围的其他逻辑，以提供复位功能。输出上提供新的位置值。造成的延迟之后，就会在。

2024-12-15 14:16:20 516

原创 为适用 DSP 和算术推断进行

为适用 DSP 和算术推断进行

2024-12-15 14:15:48 241

原创 检查读取数据寄存器输出的多扇出

检查读取数据寄存器输出的多扇出

2024-12-13 21:09:26 374

原创 实现 RAM 时应该考虑的性能因素

实现 RAM 时应该考虑的性能因素

2024-12-13 21:06:37 548

QAM调制的MATLAB仿真实现
QAM调制的MATLAB仿真实现

2024-03-24

Fpga PiQpsk Modem
Fpga PiQpsk Modem

2024-03-24

π/4 QPSK调制的FPGA实现
π/4 QPSK调制的FPGA实现，verilog，基于altera FPGA实现。

2024-03-23

π/4 QPSK调制的MATLAB实现
π/4 QPSK调制的MATLAB实现

2024-03-23

DQPSK解调的FPGA实现
DQPSK解调的FPGA实现

2024-03-22

极化科斯塔斯锁相环的FPGA实现
极化科斯塔斯锁相环的FPGA实现，PolarCostas

2024-03-20

DQPSK的FPGA实现
DQPSK的FPGA实现，verilog，基于altera FPGA，quartus实现

2024-03-20

XQVR300的Altium designer 原理图封装
XQVR300的Altium designer 原理图封装

2024-03-19

MSK解调的FPGA实现
MSK解调的FPGA实现，verilog语言实现，基于altera FPGA实现。

2024-03-17

MSK调制的FPGA实现
MSK调制的FPGA实现，verilog实现，基于altera FPGA实现。

2024-03-16

MSK调制的MATLAB实现
MSK调制的MATLAB实现

2024-03-16

QPSK调制传输的FPGA实现
QPSK调制传输的FPGA实现，verilog实现，基于altera FPGA

2024-03-13

DQPSK调制的MATLAB实现
DQPSK调制的MATLAB实现

2024-03-13

科斯塔斯锁相环的FPGA实现
科斯塔斯锁相环的FPGA实现

2024-03-11

DPSK调制的MATLAB的实现
DPSK调制的MATLAB的实现

2024-03-11

基于Altium designer FBG225封装
基于Altium designer F的BG225封装，PCB封装

2024-03-10

FSK解调的FPGA实现
FSK解调的FPGA实现，verilog实现，基于altera FPGA

2024-03-09

FSK解调的MATLAB实现
FSK解调的MATLAB实现

2024-03-09

FSK调制的MATLAB实现
FSK调制的MATLAB实现

2024-03-07

FSK调制的FPGA实现
FSK调制的FPGA实现，verilog实现，基于alter FPGA，quartus开发软件

2024-03-07

LMK04208数据手册
LMK04208数据手册

2024-09-07

LMK04208 控制代码，纯verilog代码
LMK04208 控制代码，纯verilog代码。该代码简单易懂，加入了内外时钟切换功能，具备手动复位功能，寄存器读写功能。经过大量测试工作正常，可靠应用于工程中。verilog实现逻辑简单，通俗易懂，刚入门的也能轻松看懂。且代码具备可更改性。LMK04208为TI的时钟芯片，包含两路PLL。AMD XILINX FPGA 官方开发板ZCU111上，Zynq UltraScale+ RFSoC 的RF data converter (RFdc)用的就是LMK04208作为第一级的时钟芯片。

2024-09-07

FPGA加法器verilog实现
FPGA加法器verilog实现

2024-04-20

FPGA 多路分频器实现
FPGA 多路分频器实现，verilog语言实现，

2024-04-20

FPGA状态机verilog代码
FPGA状态机verilog代码

2024-04-13

直接序列扩频的FPGA实现
直接序列扩频的FPGA实现，基于altera 的FPGA，基于quartus开发软件实现

2024-04-05

成型滤波器的系数的生成MATLAB实现
成型滤波器的系数的生成MATLAB实现，应用于FPGA开发，生成的系数应用与滤波器的IP核使用

2024-04-05

PN码同步的FPGA实现
PN码同步的FPGA实现，verilog语言实现，基于altera FPGA，开发软件为quartus

2024-04-04

PN代码生成及mif文件生成
PN代码生成及mif文件生成，MATLAB实现，基于altera FPGA实现，quartus开发软件，作为rom核的存储文件mif文件

2024-04-03

PN码捕获的MATLAB实现
PN码捕获的MATLAB实现

2024-04-03

DSSP直接序列扩频的FPGA实现
DSSP直接序列扩频的FPGA实现，verilog语言实现，基于altera FPGA实现

2024-04-02

PN码产生的MATLAB实现
PN码产生的MATLAB实现

2024-04-02

gardner环的FPGA实现
gardner环的FPGA实现，verilog语言实现，基于altera FPGA实现，quartus开发软件实现

2024-03-30

gardner环的MATLAB实现1
gardner环的MATLAB实现

2024-03-29

gardner环的MATLAB实现2
gardner环的MATLAB实现

2024-03-29

QamCarrierPolar verilog
QamCarrierPolar verilog，FPGA，quartus

2024-03-28

QamCarrierDD verilog

QamCarrierDD verilog ，基于quartus

2024-03-28

锁相环环路滤波器极点图MATLAB实现
锁相环环路滤波器极点图MATLAB实现

2024-03-27

锁相环环路滤波器零点图MATLAB实现
锁相环环路滤波器零点图MATLAB实现

2024-03-27

QAM调制的FPGA实现
QAM调制的FPGA实现，verilog语言

2024-03-25

网络调试助手接收不到FPGA UDP数据

2023-06-10

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