【问题背景】
有时候，我们需要验证自己的一些对DC或者对tessent的想法，我通常会手写一个最简单的netlist，首先需要在本子上画出电路结构图，然后，找到一个项目的网表，然后找一些SDFF ，AND ,OR等一些标准的std cell。 然后像乐高积木一样去手写netlist。
这个思维非常有利于你去验证自己的猜想，真正理解userguide里面的说法。
但是，对于一些大公司来说，这个项目的library，很多时候都被封装起来了，所以在link的时候，导致不能unsolve。
【解决办法】：
首先在项目的block环境中，
通过
get_app_var search_path
get_app_var target_library
get_app_var link_library
这样就可以获取原汁原味的库，然后自己去手写netlist。
read_verilog -netlist lab.v
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