Master和Slave是什么意思

### 总线协议中的 Master 和 Slave 角色定义 在总线协议中，Master和Slave角色有着明确的分工： #### Master 定义 Master是指能够在总线上发起事务的一方。这类设备具有主动权，可以决定何时发送读取或写入命令，并指定目标地址以及要交换的数据量。典型的Master包括中央处理单元(CPU)，直接存储器访问(DMA)控制器等[^2]。 #### Slave 定义 相对而言，Slave是从动一方，在接收到由Master发出的有效请求之后才会做出反应。这些实体通常扮演着资源提供者的角色，比如随机存取记忆体(RAM),只读存储(ROM)或是各种外围接口装置。它们等待来自Master的具体指令以便执行相应的动作，如传送所需的信息片段给对方或者接受到来自外部的新资料输入。 ### 工作原理概述 当涉及到具体的工作流程时，无论是AXI还是AHB这样的高级高性能总线系统都遵循类似的交互模式: 对于一次完整的写操作来说, 以AXI为例，会通过一个精心设计的状态机来进行协调。此状态机会引导整个过程直至结束，确保每一步骤都能顺利衔接下去，从而保障数据传输的安全性和准确性[^1]。 而就AHB总线架构而言，则强调了更加细致的角色描述：Master负责启动每一次的数据传递尝试；与此同时，Slave则专注于回应上述提及的各种查询要求，二者共同协作完成必要的信息交流任务。 ```cpp // 示例代码展示如何在一个简化模型里模拟Master向Slave发送写请求的过程 (伪码) class AHBMaste { public: void writeData(uint32_t address, uint8_t* data, size_t length){ // 设置好目的地址和其他必要参数... while (!isBusAvailable()) { /* 等待总线可用 */ } sendWriteRequest(address); // 发送写入请求 waitForAcknowledge(); // 阻塞直到得到确认信号 transferData(data, length);// 开始实际的数据搬运工作 waitUntilComplete(); // 最终确认全部操作已完成 } }; ```