Transceiver线速率配置

Transceiver内部时钟来源
1.可以是来自QPLL，也可以是来自CPLL
2.内部TX和RX时钟分频器可以单独从QPLL或者CPLL中选择时钟，允许tx和rx数据通道使用不同参数时钟输入在异步频率下通信
3.pll时钟输出频率
fpllclkout = fpllclkin*(N1*N2)/M;
4.transceiver的线速率
flineRate = fpllclkout*2/D
5.参数说明
M:cpll_refclk_div
N2:cpll_fbdiv
N1:cpll_fbdiv45
D:rxout_div or txout_div
但是TX/RXOUT_DIV=16不支持CPLL

(212.5*4*5/1)*2/1 = 8.5Gpbs？
M=1,N2=4,N1=5;D=1;vco=？
fvco是比较重要的，fvco=fpllclkout=fpllclkin*(N1*N2)/M

xilinx的VCO是有范围的？

xilinx的CPLL的VCO范围和QPLL的VCO范围存在差异，CPLL一般在6.6Gbps以下，如果要超过6.6Gbps，要使用QPLL，并且QPLL的频率范围也分区间的，在8.0~9.5Gbps之间，存在真空带，但是某国产的GT在国外的GT上做了改良，可以使用CPLL覆盖这段范围

通过修改N1,N2,M,D的参数配置来