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搞IC的那些年
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【verilog】占空比50%的奇数分频
设计一个同时输出7分频的时钟分频器，占空比要求为50% 注意rst为低电平复位 上升沿下降沿分别操纵计数器进行计数产生分频时钟，然后将时钟相或。 结果波形原创 2022-06-12 11:03:14 · 2388 阅读 · 0 评论 -
【verilog】 任意小数分频
请设计一个可以实现任意小数分频的时钟分频器，比如说8.7分频的时钟信号 注意rst为低电平复位信号示意图： 假设输入时钟名为ci，输出时钟名为co 若实现3分频，则每3个ci上升沿，出一个co上升沿。 若实现4分频，则每4个ci上升沿，出一个co上升沿。 若实现8.7分频，则每8.7个ci上升沿，出一个co上升沿。即为：每87个ci上升沿出10个co上升沿 87个ci上升沿可以拆分为63+24个 在前63个ci上升沿里，每9个ci上升沿出1个co上升沿，一共能得到7个co上升沿 在后24个ci上升沿里，每8原创 2022-06-10 23:18:54 · 1714 阅读 · 1 评论