一段具有有效起点(reg1 clock pin)及有效终点(reg2 D pin)的path路径上存在一个buf,此buf的输入输出pin名为in和out。那么如果设置如下sdc约束,会导致报reg1/CK -> reg2/D timing时,显示no path的结果。比如如下两种情况: 1. set_max_delay/set_min_delay -to buf/in 2. set_disable_timing -from buf/in -to buf/out
一段具有有效起点(reg1 clock pin)及有效终点(reg2 D pin)的path路径上存在一个buf,此buf的输入输出pin名为in和out。那么如果设置如下sdc约束,会导致报reg1/CK -> reg2/D timing时,显示no path的结果。比如如下两种情况: 1. set_max_delay/set_min_delay -to buf/in 2. set_disable_timing -from buf/in -to buf/out