七天956-CSDN博客

原创模拟地和数字地划分——以AD9238/AD9226为例

在设计AD9238和AD9226电路时不同地线分隔依据有两点：（1）所用电源不同（2）由于芯片内部电路即有数字电路又有模拟电路，所以不同的芯片引脚会有相应的定义。

2024-01-08 11:44:10 2159

原创结合综合报告对FPGA内部资源利用的理解

对FPGA综合后所占资源的简单分析

2023-08-15 11:09:33 1113 1

原创 [USF-ModelSim-48] Failed to locate ‘vsim.exe‘ executable in the shell environment ‘PATH‘ variable.

[USF-ModelSim-48] Failed to locate 'vsim.exe' executable in the shell environment 'PATH' variable. Please source the settings script included with the installation and retry this operation again.

2023-05-17 12:22:04 4889 2

原创 vivado2019.1关联modelsim仿真

vivado版本是2019.1modelsim版本是10.7下为modelsim链接链接：https://pan.baidu.com/s/1IzQIb7578P9aEfU7Xux5IA?pwd=1117提取码：1117默认已经安装好vivado和modelsim。

2023-05-12 21:50:04 6750 7

原创 XilinxFIFOip核使用时碰到的数据丢失和有数据却无法读出的问题

从图中可以看出来fifo写使能信号是复位键按下后5ns秒din=1时产生的，但是读完32个数据后，fifo只统计到30个数据，读数据端口也可以看出来读出的第一个数据是3。虽然下图把所有数据都读出来了，但是如果设定wr_data_count == 32时触发rd_en时，即使fifo内数据,32个也无法触发读数据。下面设定wr_data_count == 32时触发rd_en，且不勾选More Accurate Data Counts。就出现了下面的情况，虽然写入了32个数据，却只统计到30。

2023-04-11 12:15:29 2280 2

原创 Xilinx32bit位宽DDR3读写控制模块编写（3）——MIGip核app接口的使用

用户端接口可以分为五部分：①输出给控制函数用的时钟、复位、初始化完成信号；②读写复用的地址、读写控制、使能信号；③5个写数据专用信号；④4个读数据专用信号；⑤ip核使用的时钟、复位信号。下图是官方文档的接口示意图。ddr3开头的都是要接到ddr3上的只需要按照电路设置IO口即可，我们只需要控制左侧接口。1、打开官方文件，官方已经给出接口和例化方式。每个接口的详细介绍可以去看官方文档。下面是我对每个接口的简单理解。

2023-04-08 21:09:11 1381

原创 Xilinx32bit位宽DDR3读写控制模块编写（2）——仿真文件的调用

用下面的方法将ddr3例化至仿真文件，因为使用的是两片ddr3所以需要例化两个模型，类似于真正绑定IO口的感觉。感兴趣的可以看一下上面两个文件，就可以知道为什么必须例化两个，我写程序时仿真后ddr3一直初始化不成功就是因为没有认识到ddr3_modle.sv的真正含义。2、弹出下框，路径为创建工程路径不用改，若是之前创建过仿真工程文件现在又做了修改则勾选覆盖之前工程。5、这里不用运行仿真，只需要取两个我们需要的文件加入我们自己的工程目录。仿真文件的调用介绍完毕，后面是MIGip核app接口的使用。

2023-04-08 20:27:15 868