nexys4DDR 实现自定义IP核挂载到axi_4总线

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Nexys 4 DDR：Artix-7 FPGA进阶级智能互联开发板 用户手册 东南大学信息学院短学期 数字系统设计 FPGA使用手册

该IP支持AXI4 FULL MASTER协议，可以直接挂载到ZYNQ的AXI总线上，从而实现对PS DDR内存的直接访问。MSXBO_FDMA的主要特点包括： - **无需驱动程序**：用户只需掌握基本的FPGA设计技能即可使用该IP进行DDR内存的读写...

PL 和 PS 的高效交互是 zynq 7000 soc 开发的重中之重，我们常常需要将 PL 端的大量数 据实时送到 PS 端处理，或者将 PS 端处理结果...线来读写 PS 端 ddr 的数据，这里面涉及到 AXI4 协议，vivado 的 FPGA 调试等。

FPGA-edge_detect Nexys 4 DDR Artix-7 输出：VGA 使用IP ROM存储图片（格式：*。coe） 1.将彩色图片转换为灰色图片 2.中值滤波器去噪 3，Sobel检测 4.侵蚀和扩张

Nexys4-DDR采用了Xilinx Artix-7 FPGA芯片，它是一款简单易用的数字电路开发平台，可以支持 在课堂环境中来设计一些行业应用。大规模、高容量的FPGA, 海量的外部存储, 各种USB、以太 网、以及其它接口, 这些让Nexys4-DDR 能够满足从入门级组合逻辑电路到强大的嵌入式系统的设 计。同时，板上集成的加速度、温度传感器，MEMs数字麦克风，扬声器放大器以及大量的I/O设 备，让Nexys4-DDR不需要增添额外组件而用于各种各样的设计

Nexys4 DDR板子模块介绍和约束文件 Nexys4 DDR板子模块介绍和约束文件

Nexys 4 DDR开发板的DDR2 IP核的引脚约束文件（在例化DDR2 IP核的时候需要用到）。

主要用于Nexys 4 DDR开发板的DDR2 IP核引脚约束文件，亲测有效。