Vivado 项目的IP封装及调用

      在数字电路的HDL程序设计中,有些模块具有很好的复用性,在对模块功能进行验证后,可以考虑生成IP core并进行多次调用,比如数码管显示。本文主要介绍建立七段数码管显示的工程项目,包括Verilog HDL代码编写,进行综合、管脚约束及硬件下载测试。之后进行IP封装,在新建的工程项目中,需要在【设置】中加入IP所在的文件路径,之后可以直接在Block Design中直接调用该IP。

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