第一章:1.3.2.3 AHB总线接口

最新推荐文章于 2025-06-23 13:42:21 发布

长苏

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CC 4.0 BY-SA版权

分类专栏：《通信IC设计》学习之路文章标签： verilog systemverilog

本文链接：https://blog.csdn.net/linpeng_9527/article/details/105171575

本文深入探讨了AMBA协议中的AHB总线接口，通过示例详细解析了其信号声明和工作原理，适合Verilog和SystemVerilog开发者学习。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

信号声明AMBA_defines.v

`define HTRANS_IDLE         2'b00
`define HTRANS_BUSY         2'b01
`define HTRANS_NONSEQ       2'b10
`define HTRANS_SEQ          2'b11

`define HRESP_OK            1'b0
`define HRESP_ERROR         1'b1

`define HBURST_SINGLE       3'b000
`define HBURST_INCR         3'b001
`define HBURST_WRAP4        3'b010
`define HBURST_INCR4        3'b011
`define HBURST_WRAP8        3'b100
`define HBURST_INCR8        3'b101
`define HBURST_WRAP16       3'b110
`define HBURST_INCR16       3'b111

`define HSIZE_BYTE          3'b000
`define HSIZE_HALFWORD      3'b001
`define HSIZE_WORD          3'b010

`define HPROT_DEFAULT       4'b0011

AHB总线示例如下：

   `define ADDR_WIDTH 18
   `define LED_DATA_ADDR  0
   `define LED_CFG_ADDR   1
   `define LED_STAT_ADDR  2
   `define LED_UPPER_ADDR 10
   module AHB_LED#(parameter LED_WIDTH=32, parameter CFG_WIDTH=32,
   parameter SAT_WIDTH=32 )(
   input                  HCLK             ,
   input