时钟 glitch free 切换电路

用Verilog实现glitch free时钟切换电路。

有毛刺的时钟切换电路

这个时钟切换电路是一个纯组合逻辑，输出时钟（OUT CLOCK）由选择信号（SELECT）控制，当SELECT为1时输出CLK1，反之，输出CLK0.

看似很简单，实现了时钟的切换，实则存在着很大的隐患，如下图所示：

assign outclk = (sel==1)?clk1:clk0;

相关时钟源的毛刺保护

下图显示了防止源时钟相互倍数的时钟开关输出出现毛刺的解决方案。在每个时钟源的选择路径中插入一个负边沿触发的D触发器。 在时钟的下降沿采样选择控制（SELECT），以及仅在首先使其他时钟无效后使能选择（SELECT），可以提供出色的输出保护 ：

下面简单的解释下这个电路：

当SELECT为0时，明显CLK1的那部分通路到输出无效，仅仅看下半部分电路即可，在CLK0的下降沿采样SELECT（取反后）信号，与CLK0相与之后输出；当SELECT为1时，同理上半部分电路有效；

需要重点分析的是当SELECT在任意时刻切换的时候，输出会不会出现毛刺？

首先SELECT为0，也就是在CLK0的下降沿采样寄存SELECT（取反后）信号与CLK0相与，输出时钟为CLK0；

当在图中时刻SELECT由低电平变为高电平，此时未到CLK0的下降沿，寄存器的输出还将一直是高电平（SELECT之前为0，取反为1），当到达CLK0的下降沿时刻，采样到SELECT为高电平，那么！SELECT为0，也就是下半部分电路从此无效，上半部分电路有效，此时需要等到CLK1的下降沿采样SELECT值，在此之前，输出仍未CLK0，到达CLK1的下降沿后，输出变成了CLK1和SELECT的与，也就是CLK1。由图可见，输出时钟完美切换，并没有出现斩波信号以及毛刺。
在时钟的下降沿寄存选择信号（SELECT）可确保在任一时钟处于高电平时输出端不会发生变化，从而防止斩波输出时钟（意思是下降沿寄存，可以保证下降沿到来之前输出端保持不变，这样就不会斩断当前时钟了）。 从一个时钟的选择到另一个时钟的反馈使开关能够在开始传播下一个时钟之前等待取消选择当前时钟，从而避免任何毛刺（意思是即使当前SELECT突然变化了，也必须等待到当前时钟的下降沿到来才能去使当前时钟无效，这一段时间就避免了毛刺（glitch））；

该电路中有三个时序路径需要特别考虑 - SELECT控制信号到两个负边沿触发触发器中的任何一个，DFF0输出到DFF1