安路FPGA报错

在功能模块中添加防优化语句抓取想要抓取的信号波形，发现安路FPGA报错如下：
MapIO check – iddr lvdsin/LVDS_RX_inst/LVDS_IDDR_IF/PCH0/CH0_CK can’t be mapped into PAD, since lvdsin/LVDS_RX_inst/LVDS_IDDR_IF/PCH0/CH0_CK not connect to model pin

**解决：**报错原因是IDDR或者ODDR的差分对不能加 keep 防优化语句来使用CWC抓取该信号，所以只能删除此模块内部关于该信号的keep语句，可以查看该信号链接的下一级或上一级信号是什么，进而进行信号替代抓取。