Nothing

原创 【十天成长计划】大模型LLM Prompt初级班 开班啦！

是否也悄悄期待过，默默努力的自己可以突然惊艳所有人？启动报名：2025.7.12-2025.7.25。按照社群计划，进行打卡学习，不给自己偷懒找借口。正式开班：2025.7.26-2025.8.8。是否期待在一个温暖的集体中不断突破自我？你是否渴望在成长的道路上有人携手同行？利用碎片化时间，助你成长！

原创 NVIDIA 智能汽车技术 - 无图驾驶

本文探讨了在线高清地图估计中的不确定性建模及其在自动驾驶轨迹预测中的应用。针对现有在线地图估计方法缺乏不确定性输出的问题，研究者提出了一种通用矢量地图不确定性公式，并扩展了多种先进方法（如MapTR、StreamMapNet）以估计不确定性。实验表明，整合地图不确定性后，在nuScenes数据集上轨迹预测模型的训练收敛速度提升50%，预测性能提高15%。研究还发现不确定性主要源于遮挡、距离和环境因素。该工作为提升自动驾驶系统性能提供了新思路，同时指出了模型校准性评估的未来研究方向。

原创 鲲鹏翱翔，逐梦前行

华为KADC大会发布"鲲鹏开发者计划2025"开启技术新篇章。通过系统学习在线课程、参与openEuler/openGauss直播研讨，开发者可深入掌握鲲鹏生态核心技术。该计划提供丰富开发资源与实践机会，助力开发者积累成长值、提升技能。在开放创新的技术社区中，开发者将获得持续发展平台，共同推动产业进步。

原创 揭秘NVIDIA大模型推理框架：TensorRT-LLM

TensorRT-LLM是NVIDIA推出的开源库，用于优化GPU上大型语言模型(LLM)的推理性能。它支持主流LLM模型，提供动态批处理、FP8量化、多GPU节点等优化技术，显著提升推理速度。安装过程包括配置CUDA环境、PyTorch依赖等步骤，可通过Python API快速调用模型进行文本生成。该工具支持H100、A100等NVIDIA GPU，是构建高效AI应用的重要组件。注意在特定环境(如Slurm集群)使用时可能需要额外配置。

原创 NVIDIA 高级辅助驾驶汽车安全系统 系列读后感（1）

高级辅助驾驶技术迅猛发展，多传感器融合的复杂性、极端场景验证的高成本、数据标注的低效性，以及实时决策的可靠性成为行业开发效率的核心瓶颈。如何在有限资源下兼顾算法优化、安全合规与场景覆盖？传统实车测试也难以满足大规模验证需求…NVIDIA推出了汽车行业的端到端解决方案--DRIVE AGX™M 平台，实现高级别智能和安全性的软硬件开发工具和AV 基础设施。

原创 Ascend C算子编程和C++基础 Mission Sinh算子开发-基于ModelArts平台

使用提供的考试代码工程，cd /root/SinhCustom/SinhCustom ，依次打开下图红框所示的三个源码文件，并根据注释提示补全代码；1.首先对于kernel侧，需要修改参数相关，代码中也给出了提示。因为modelarts是910B,所以json也要改。进入SinhCustom/SinhCustom。算子开发流程大概是：kernel->host。成功后，cd build_out。

原创 Ascend C算子编程和C++基础 Lesson5-2 算子性能优化方法2

一、层次化访问优化1、Buffer访问优化2、Shape对齐亲和计算，shape尽量采用32B对齐的shape3、Buffer资源分配二、计算资源利用优化

原创 Ascend C算子编程和C++基础 Lesson5-1 算子开发典型问题

原创 Ascend C算子编程和C++基础 Lesson4-1 算子调优流程和示例

原创 Ascend C算子编程和C++基础 Lesson4-2 MindStudio算子开发调试调优工具

一、MindStudio开发工具。二、msSanitizer。

原创 Ascend C算子编程和C++基础 Lesson3-4 性能优化

一、搬运优化二、内存优化三、API使用优化

原创 Ascend C算子编程和C++基础 Lesson3-3 混合算子

一、再谈架构二、融合算子基础知识三、以Matmul+LeakyRelu为例

原创 Ascend C算子编程和C++基础 Lesson3-2 矩阵编程

一、矩阵乘基础知识二、矩阵乘的核函数三、矩阵乘的Tiling

原创 Ascend C算子编程和C++基础 Lesson3-1 算子调试

一、概述二、CPU域调试三、NPU域调试

原创 Ascend C算子编程和C++基础 Lesson2-6 非对齐尾块处理

原创 Ascend C算子编程和C++基础 Lesson2-5 算子的多种调用方式

二、Kernel直调三、通过AscendCL调用算子四、通过pytorch调用算子

原创 Ascend C算子编程和C++基础 Lesson2-4 API通用解读

三、高阶API。

原创 Ascend C算子编程和C++基础 Lesson2-3 算子开发工程

二、kernel直调工程。

原创 Ascend C算子编程和C++基础 Lesson2-2 Host侧实现

一、实现概述二、Tiling下发三、Shape推导四、原型注册

原创 Ascend C算子编程和C++基础 Lesson2-1 一个Add算子的前世今生

3、Vector算子开发流程-以Add为例。2、Ascend C的编程对象。一、一个Add算子的前世今生。1、AI CORE架构。

原创 Ascend C算子编程和C++基础 Lesson1-6 环境搭建

可执行如下命令检查系统是否安装满足要求的Python开发环境（要求python3.7.5~3.7.11、python3.8.0~3.8.11、python3.9.0~3.9.7和python3.10.0~3.10.12）。接受协议，输入其他任意字符为拒绝协议，确认接受协议后开始安装。安装完成后，若显示如下信息，则说明软件安装成功。为了和pytorch2兼容，建议安装python3.10.0-python3.10.12。4、安装CANN开发套件包。2、安装Python。1、安装第三方依赖。

原创 Ascend C算子编程和C++基础 Lesson1-5 算子开发初体验

一、HOST与DEVICE。

原创 Ascend C算子编程和C++基础 Lesson1-4 什么是Ascend C

一、CANN与Ascend C二、昇腾AI处理器架构三、Ascend的特点

原创 Ascend C算子编程和C++基础 Lesson1-3 算子开发的问题与挑战

算子开发的复杂性。

原创 Ascend C算子编程和C++基础 Lesson1-2 算子基本概念

什么是算子？算子的数学含义。

原创 Ascend C算子编程和C++基础 Lesson1-1 从人工智能到算子

一、什么是算子？1、从人工智能到算子

原创 探索数据分析无限潜能：vividime Desktop助力企业智能决策

vividime Desktop助力企业智能决策

原创 Ubuntu20安装python3.10

Ubuntu20安装python3.10

原创 [无法使用sudo]：sudo: /usr/bin/sudo must be owned by uid 0 and have the setuid bit set

打开新终端，用其他用户登陆后，再次尝试sudo su。可以切换到root，修复完成。手头：有root账号最好。OS: 银河麒麟V10。

原创 【USTC】verilog 习题练习 46-50

题目描述在实际应用中，我们经常需要对某个信号的边沿进行检测，并以此作为后续动作的触发信号（例如电脑键盘的某个按键被按下或者被松开，在电路中则对应的是电平的变化）。设计一个电路，包含clk信号、1bit输入信号in和1bit输出信号out，当in信号从0变为1时（相对于clk，该信号变化频率很慢），out信号在in信号上升沿附近输出1个时钟周期的高电平脉冲，其余时刻都为0，如下图所示。

原创 【USTC】verilog 习题练习 41-45

题目描述在时序逻辑电路中，敏感变量不但可以是触发信号的上升沿（posedge），也可以是下降沿（negedge）,试创建 8bit 位宽的寄存器，所有 DFF 都应该由 clk 的下降沿（负边缘）触发。同时采用高电平有效的同步复位方式，复位值为0x34而不是零。输入格式输入信号 clk，时钟信号。输入信号 reset，复位信号，高电平有效（复位）。输入信号 d，位宽 8bit，任意数据信号。输出格式。

原创 【USTC】verilog 习题练习 36-40

题目描述Verilog中有一个跟C语言中类似的三目条件运算符（?: ）,其语法格式为：(condition?该表达式可以用于为其它信号赋值，例如：signal = condition?该语句等同于：因涉及到3个操作数，并且能实现条件运算的功能，因此称为三目条件运算符。下面是几个使用该运算符的例子：(0?3 : 5) // 条件为假，因此表达式的值为5(sel?b : a) // 二选一选择器。

原创 【USTC】verilog 习题练习 31-35

题目描述语法正确的代码并不一定能产生功能正常的电路，一般来说都是因为不小心引入了锁存器造成的。如上述例子所示，除了指定的情况外（），还有一些其它情况，这时会发生什么？在 verilog 中，其结果就是保持不变，这意味着要记住当前状态，从而产生了锁存。为消除锁存器，我们应当使组合逻辑过程块中的条件完备，输入格式输入信号 cpu_overheated, 位宽 1bit，控制 shut_off_computer 信号。输入信号 arrived, 位宽 1bit，控制 keep_driving 信号。

原创 【USTC】verilog 习题练习 26-30

前例中的加法器成为串行进位加法器，只有等前一级的加法器运算结束产生进位位之后，下一级加法器才能利用进位位进行计算，因此电路延时会随加法器串联级数的增加而线性增加，这使得电路计算速度大大降低。设每一级全加器的延时为t，则32bit加法器的延时则为：32t。

原创 【USTC】verilog 习题练习 21-25

题目描述创建一 verilog 电路，实现对模块 mod_a 基于端口名称的实例化，如下图所示：输入格式输入信号 a, b, c, d，位宽 1bit。输出格式输出信号 out1, out2，位宽 1bit。

原创 【USTC】verilog 习题练习 16-20

16 向量翻转题目描述创建verilog电路，将8bit的输入信号按bit翻转，并输出到输出端口，如下图所示：输入格式8 bit in输出格式8 bit out, 为in的向量翻转17 复制算子题目描述复制算子是拼接算子的一种特殊情况，如a={b,b,b,b,b,b}便可以写成a={6{b}}的形式。复制算子的格式为：{num{vector}}，其中num必须为常量。创建一verilog电路，将一个8bit位宽的输入信号进行符号位扩展，并通过32bit的输出端口输出，如下图所示输入格式。

原创 【USTC】verilog 习题练习 11-15

{4'ha, 4'd10} 等同于 8'b10101010 // 4'ha and 4'd10 are both 4'b1010 in binary。向量拼接时，每个信号都需要有明确的位宽，这样拼接后的信号才会有明确的位宽。例如，{1,2,3}就是非法的，因为无法确定各信号的位宽，语法检查时会报错。输出信号 out_hi，位宽 8bit，为输入信号的高 8 位。输出信号 out_lo，位宽 8bit，为输入信号的低 8 位。6个5位宽的输入信号a,b,c,d,e,f。

原创 【USTC】verilog 习题练习 6-10

之前的verilog模块结构都比较简单，输出信号可直接用输入信号的逻辑表达式表示出来，模块功能稍微复杂时，一般都会用到中间信号，以下图为例，输入信号in经过两个非门后输出到out端口，为了在verilog模块中表示两个非门中间的这跟信号，需要将其定义为线网型（wire）信号，此处我们命名为not_in。创建一verilog模块，具有一个3bit位宽的输入向量信号，然后将其输出到3bit位宽的输出向量信号，同时再分别输出到3个1bit位宽的输出信号，如下图所示。1个3bit位宽的向量信号vec。

原创 【USTC】verilog 习题练习1-5

wire 是 Verilog 的关键字，用于表征信号类型的，其含义是线网。wire 可理解为物理连线，但又有所不同，因为 Verilog 中的 wire 是有方向的。请使用 assign 语句将代码补充完整，使其实现上述电路图的功能。创建一个名为top_module的Verilog模块，实现非门的功能。请使用assign语句将代码补充完整，使其实现上述电路图的功能。2编写 Verilog 代码，使电路输出信号0。

原创 书生·浦语大模型全链路开源体系-Lesson2

书生·浦语大模型全链路开源体系-Lesson2