lusics的博客

IP核片内逻辑片外逻辑Qys 标准IP核，自编IP核.vhd 写的一个IP核     .tcl  保存设置   System.h  存放系统硬件配置（Qys连线改了之后，该文件自动存储）  文件名不区分大小写Qys改完之后，要点击四个（最后点改基址），另外双击输出，改文件名（去掉_0）添中断号SD_card  都是系统自带IP核，没有用户设置  ...

`timescale 1ns/1ns//`define clock_period 41  //系统时钟24M，所以周期为41ns`define clock_period 8//这里因为要120M，所以8nsmodule test1_tb;reg clk100M,locked,rst_n;reg    rst_nr1, rst_nr2;          initialc...

如果对SDRAM原理以及时序不是很了解的朋友，推荐看一下如下这篇文章：SDRAM-高手进阶,终极内存技术指南——完整进阶版*****************************************GO***********************************SDRAM的工作过程：（1）初始化：上电后进入200us的输入稳定期，空操作（NOP）向SDRAM...

通过外部电路，产生一个系统时钟27MHz该时钟可以引入任何FPGA的任何一个引脚，这里随便引入一个，在内部，可以利用定时器延时来分频。这里暂时先不分频，直接输出27MHz然后通过硬件仿真观察：很明显，有毛刺，这个将会使工程无法正常运行。 PLL 锁相环，FPGA固定引脚才可以使用这里要查阅器件说明说，我这里找到D29,D30,T29,T30,T31,T32接着，...

在300000多ps时，PLL模块初始化完成，可以看到clk_20m,clk_100m,clk_sdram的波形了。新建IP核FIFO clk_20m        （rdclk） 读FIFO时钟 sdram_wr_ack   (rdreq) FIFO读请求信号 ...