[DRC REQP-144]

XILINX的手册上明确指出了可以用于测试目的使用GTGREFCLK(实际上量产中也有人这么用，通常是为了省差分晶振，或者是没有频率合适的差分晶振，这么用当然是有一些前提的否则量产翻车怪自己咯，FPGA就是这样，没有什么绝对可行或绝对不可行)。 可是当你真的使用的时候你就发现用常规编译是没法通过的。 首先在run implment 布局布线的时候就会出现Vivado_DRC: (REQP-49)错误 这个时候的解决办法就是在xdc中添加下面这一行， set_property SEVERITY.

sys_clk就是单端时钟信号，PLL ip选择的也是单端时钟信号，还是有这个报错。选择Global buffer，就能编译过了。

[DRC REQP-1619]

输出的频率不是精确的，比如驱动时钟是204.8MHz需要产生1MHz的正弦波形时如果相位的精度是32位，则每个时钟的相位增量就是（1M/204.8M）*（2^32） = 20,971,520 是一个整数，dds产生的正弦波频率为1MHz。此时就需要将丢失0.48的相位补偿回来补偿的周期为0.48与1的最小公倍数25(0.48*25=1*12)，也就是第25时钟时相位的增量21,474,8367+12 (21,474,836.48*25==21,474,836*24+21,474,836+12)。

错误信息： [DRC REQP-126] connects_CLKINSEL_ACTIVE_connects_CLKIN1_ACTIVE_connects_CLKIN2_ACTIVE_connects_RST_ACTIVE: pll/inst/mmcm_adv_inst: The MMCME2_ADV with active CLKINSEL and CLKIN programming requires the RST pin to be connected to active net. 解决 字面意思就是

IBUFDS_GTE2_driven_by_IBUF

报错显示qpllclk和refclk问题，查common模块中这两个时钟由GTXE2_COMMON生成（原工程为k7325T建立），当前使用芯片为v7690T，查询芯片规格书：k7325T只有GTX资源，v7690T只有GTH资源，所以这里将GTXE2_COMMON原语改成GTHE2_COMMON原语即可解决问题。

本文首发于hifpga.com XILINX的手册上明确指出了可以用于测试目的使用GTGREFCLK(实际上量产中也有人这么用，通常是为了省差分晶振，或者是没有频率合适的差分晶振，这么用当然是有一些前提的否则量产翻车怪自己咯，FPGA就是这样，没有什么绝对可行或绝对不可行)。 可是当你真的使用的时候你就发现用常规编译是没法通过的。 首先在run implment 布局布线的时候就会出现Vivado_DRC: ...

主要介绍如何选择GTX的参考时钟以及一般应用场景

一、报错内容 [DRC REQP-1712] Input clock driver: Unsupported PLLE2_ADV connectivity. The signal clk_50m_gen/inst/clk_in on the clk_50m_gen/inst/plle2_adv_inst/CLKIN1 pin of clk_50m_gen/inst/plle2_adv_inst with COMPENSATION mode ZHOLD must be driven by a clock