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RSS订阅原创 verilog功能模块——按键消抖
按键一般是机械弹性开关，由于机械触点的弹性作用，机械触点断开、闭合时会伴随着一连串的抖动，这个抖动会使得按键输出的高低电平连续变化，而这并不是真正的按下按键，如果直接作为开关控制后续电路，就会造成电路的不稳定，因此，需要采用按键消抖。
2023-05-22 11:49:03
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原创 时钟管理单元IP的使用
比如要想得到125MHz的时钟信号，从硬件的角度，开发板上只有一个50MHz的有源晶振，使用编写verilog的方法从50MHz得到125MHz的时钟信号是不可能的，则需要使用FPGA内部的专用电路——锁相环来实现。功能：通过GUI的界面形式，帮助用户来创建自己的时钟网络，能够基于一个输入时钟源（晶振），进行分频、倍频，得到其他频率、相位、占空比的时钟信号。PLL：模拟锁相环，时钟质量很高，一般应用于时钟质量要求比较高的场景，比如高速收发器。6、设置输出端口和输出频率、相位，输出端口共可设置7个。
2023-05-22 10:25:44
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原创 基于FPGA的串口(UART) 发送实验
串口通信之串口发送数据，每10ms发送一个数据，每次发送的数据比前一个数据大一；发送一四十位数据。
2023-04-23 20:15:05
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空空如也
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