Verilog基础知识（数值表示总结，signed，原码，反码，补码）

最新推荐文章于 2025-05-05 15:24:13 发布

maxwell2ic

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分类专栏：集成电路文章标签： verilog FPGA

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本文链接：https://blog.csdn.net/maxwell2ic/article/details/80596210

本文总结了Verilog中定点数的原码、反码、补码表示，探讨了它们之间的转换关系，并指出Verilog常量默认为无符号数，但通过特殊声明可指定为有符号数，其在硬件底层以补码形式存在。通过实例展示了无符号和有符号8bit三角波发生器的输出变化。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

定点数

原码表示

MSB是符号位，0表示正数，1表示负数。

D = (- 1) a B - 1 \sum i = 0 B - 2 a i 2 i - B + 1

$D=(-1)^{a_{B-1}} \sum_{i=0}^{B-2}a_i 2^{i-B+1}$
比如，二进制

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