数字逻辑基础与Verilog设计第二次实验过程

忘川舞枫

于 2021-04-12 21:18:32 发布

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本文链接：https://blog.csdn.net/mym147598/article/details/115639209

本文记录了使用Quartus20.1和Modelsim10.1进行数字逻辑电路Verilog编程实验的详细步骤，包括新建项目、代码编译、整合到Toplevel模块及testbench，最后实现Quartus与Modelsim的联合仿真。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

  **数字逻辑基础与verilog设计实验过程*

第二次实验过程记录：
1.将Quartus 20.1与modelsim 10.1安装完成后打开Quartus 20.1，并编译如下电路程序在这里插入图片描述
2.新建文件并将其保存在相应位置后选择下一步，新建名暂时略过，选择相应的芯片型号，下一步即在smobton处选择modelsim,新建项目完成后选择VerilogHOLFlie

3.按照视频进行程序编译，然后将Quartus编译的代码放进modelsim当中，根据视频指导将编译的一段代码Test_vlg_txt复制粘贴到Top level module in test bench,而后进行如下图中的操作进行

在这里插入图片描述
4.将Quartus与modelsim进行联合仿真

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