数字逻辑基础与Verilog设计——个人实验过程记录

个人实验记录过程：
实验一：
Modelsim工程仿真流程
代码如下：
module fulladd(sum,c_out,a,b,c_in);
output sum,c_out;
input a,b,c_in;
wire s1,c1,c2;
xor (s1,a,b);
and (c1,a,b);
xor (sum,s1,c_in);
and (c2,s1,c_in);
or (c_out,c2,c1);
endmodule
测试代码如下：
module test;

wire sum, c_out;
reg a,b,c_in;
fulladd fadd(sun,c_out,a,b,c_in) ;

/*

initial
begin

#15 force fadd.sum=a&b&c_in;

#20 release fadd.sun;

#10 $stop;

end

*/

initial

begin

a=0;b=0;c_in=0;
#10 a=0;b=0;c_in=1;
#10 a=0;b=1;c_in=0;
#10 a=0;b=1;c_in=1;
#10 a=1;b=0;c_in=0;
#10 a=1;b=0;c_in=1;
#10 a=1;b=1;c_in=0;
#10 a=1;b=1;c_in=1;
#10 $stop;

end

endmodule

**1.**将代码编辑入新建的文件当中保存，记住相应的路径，并且保存时将文件名称修改为fulladd和 test，分别放入相应的存储器当中去