数字逻辑基础与Verilog设计——个人实验过程记录期末测试题

个人实验过程记录：**
****实验录制视频过程:

实验一：
教材 ： 数字逻辑基础与Verilog设计
1位BCD加法器的代码：
module bcdaddd(Cin,X,Y,S,Cout);
input Cin;
input [3:0] X,Y;
output reg [3:0]S;
output reg Cout;
reg [4:0]Z;
always @(X,Y,Cin)
begin
Z=X+Y+Cin;
if(Z<10)
{Cout,S}=Z;
else
{Cout,S}=Z+6;
end
endmodule
1.**将代码编辑入新建的文件当中保存，记住相应的路径，并且保存时将文件名称修改为fulladd和 test，分别放入相应的存储器当中去