配置AXI slave VIP，使其能接受两个outstanding transfer

简介 Xilinx LogiCORE AXI Verification IP (VIP)core是为了支持客户设计的基于AXI的IP的仿真而开发的。 AXI VIP是未加密的SystemVerilog源代码，由SystemVerilog类库和可综合的RTL组成。PG267 工作模式 (VIP)核心的使用方式如下: 生成 master AXI命令并写入负载 生成 slave AXI读负载和写响应 检查AXI事务的协议遵从性 AXI VIP有三种配置模式: AXI master VIP AXI slave

There are two variables in AXI Slave VIP that control the delay between the AREADY and AVALID:  MAX:     dw_vip_axi_port_configuration :: m_nMaxDelay   = 5000  MIN:      m_nAvalidAreadyDelay  = 0;

AXI Interconnect VIP包含在Synopsys AXI VIP中，可以使用集成的axi_system_env_svt例化，也可以直接使用axi_interconnect_env_svt例化。

下面给出systemverilog实现的AXI SLAVE VIP 的大致图解

out-of-order，连续发送地址1和地址2，然后连续发送地址1要写入的数据和地址2要写入的数据，如果地址1对应的slave是busy，数据暂时无法写入，而地址2对应的slave是idle，那么数据可以先写入slave2，即先完成后发的地址2的操作，再完成地址1的写操作，这就是out-of-order。比如，可以连续发送地址1和地址2，然后连续发送地址1要写入的数据和地址2要写入的数据，最后依次等待地址1的响应和地址2的响应。请问，AXI Outstanding特性相比AHB的时序特性提高在哪里？

outstanding分为写outstanding和读outstanding，一般来说没有outstanding的正常情况下，我们写和读都是发起一次transaction，等到此次transaction完成响应握手之后（这个完成响应对于写操作来说是写响应通道的Bvalid和Bresp，对于读操作来说是读数据通道中的Rlast Rvalid Rresp），再发起下一次事务transaction，具体来说。

在地址总线上进行一次地址传输后，进行多次数据传输( data transfer），第一次地址传输中的地址作为起始地址，根据突发传输类型的不同，后续数据的存储地址在起始地址的基础上递增（INCR 模式）；或者首先递增，到达上限地址后回到起始地址，继续递增（WRAP 模式）；又或者后续数据都将不断写入起始地址，刷新起始地址上的数据（FIXED 模式）。

AXI Pass-through VIP(无存储器模型)AXI Pass-through VIP（有存储器模型）生成AXI从（Slave）接口读取有效载荷和写入响应。生成AXI主（Master）接口命令和写入有效载荷。AXI Slave VIP （无存储器模型）AXI Slave VIP（有存储器模型）检查AXI传输事务是否符合协议标准。2、支持5种不同配置。

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点击“蓝字”关注我们赛灵思 AXI Verification IP (AXI VIP) 是支持用户对 AXI4 和 AXI4-Lite 进行仿真的 IP。它还可作为 AXI Protocol Checker 来使用。此 IP 只是仿真 IP，将不进行综合（它将在 Pass-through 配置中被连线所替代）。AXI VIP IP 核用途如下：生成 Master AXI ...

目录1. AXI 写通道信号1.1. 写地址通道信号1.2. 写数据通道信号1.3. 写response通道信号1.5. 握手规则1.4. AXI 写通道之间关系 2. AXI 读通道信号2.1. 读地址通道信号2.2. 读数据通道信号2.3. AXI 读通道之间关系 3. AXI传输3.1. AXI突发读传输3.2. Overlapping 突发读传输3.3. AXI突发写传输3.4. 非对齐传输4. AXI outstanding5. AXI 乱序传输（Out of order）6. 原子操作（Atom

文章目录一、Burst Transfer二、Outstanding Transfer三、Out-of-order Transfer四、Interleaving Transfer五、Narrow Transfer六、Unaligned Transfer 一、Burst Transfer   AXI burst读操作：master只需要发送burst的起始地址，slave会根据burst的起始地址与burst场地自动进行地址计算，将对应的数据与响应发送到master侧。        AXI burst写操作中

here is block diagram for AXI MASTER VIP. 1. semaphore put-then-get can notify all previously queued task are finished.  wait until wait transaction are executed. Just like sync or block instruction.

●若hit，则CPU直接从Cache中读取数据即可。●若miss，有两种处理方式：>Read through，即直接从内存中读取数据；>Read allocate，先把数据读取到Cache中，再从Cache中读数据。●若hit，有两种处理方式：>Write through：把数据同时写到Cache和内存中；>Write back：先把数据写到Cache中，再通过flush方式写入到内存中。

AMBA协议以及VIP

参考vip的example：/share/tools/eda1/synopsys/vip-2021.09/vip/svt/amba_svt/latest/examples/sverilog/tb_axi_svt_uvm_basic_active_passive_sys/env。set给apb_sys_env：uvm_config_db#(svt_apb_system_configuration)::set(this, "apb_sys_env", "cfg", apb_cfg);他们已经做好了归类了。