7+3 or 5+5(论团队组建)

### 实验任务概述 #### 目标 - 组建一个四人团队，熟悉团队合作流程。 - 创建一个具有初始结构的团队GitHub仓库。 - 每个成员学习如何从仓库中提取代码。 - 理解实验室4的任务，并为每个成员分配责任。 - 完成简化的RISC-V设计，以执行提供的程序。 #### 团队任务 - 设计一个执行两个（或三个）RISC-V操作的CPU。 - 验证设计是否可以执行简单的汇编语言程序。 ### CPU的微体系结构 #### 顶层方框图说明 1. **单周期设计**：每个时钟上升沿执行一条指令。 2. **异步程序内存**：程序计数器（PC）更改后，指令立即显示在程序内存输出处。 3. **时钟组件**： - PC寄存器 - 寄存器文件 4. **非时钟组件**： - 复位信号 `rst` - 寄存器 `a0` 的内容 ### 任务划分 1. **程序计数器和相关的加法器** 2. **寄存器文件，ALU和相关的MUX** 3. **控制单元，扩展单元和指令内存** 4. **测试台和设计验证** ### 代码示例 #### 1. 程序计数器和相关的加法器 ```verilog module pc_adder ( input logic [31:0] pc_in, output logic [31:0] pc_out ); assign pc_out = pc_in + 4; endmodule module program_counter ( input logic clk, input logic rst, input logic [31:0] next_pc, output logic [31:0] pc ); always_ff @(posedge clk or posedge rst) begin if (rst) pc <= 32&#39;b0; else pc <= next_pc; end endmodule ``` #### 2. 寄存器文件，ALU和相关的MUX ```verilog module register_file ( input logic clk, input logic rst, input logic [4:0] ra1, ra2, wa, input logic we, input logic [31:0] wd, output logic [31:0] rd1, rd2 ); reg [31:0] registers [0:31]; always_ff @(posedge clk or posedge rst) begin if (rst) begin for (int i = 0; i < 32; i++) begin registers[i] <= 32&#39;b0; end end else if (we) begin registers[wa] <= wd; end end assign rd1 = registers[ra1]; assign rd2 = registers[ra2]; endmodule module alu ( input logic [31:0] a, b, input logic [3:0] op, output logic [31:0] result ); always_comb begin case (op) 4&#39;b0000: result = a + b; // ADD 4&#39;b0001: result = a - b; // SUB default: result = 32&#39;bx; endcase end endmodule module mux2to1 ( input logic [31:0] in0, in1, input logic sel, output logic [31:0] out ); assign out = (sel == 1&#39;b0) ? in0 : in1; endmodule ``` #### 3. 控制单元，扩展单元和指令内存 ```verilog module control_unit ( input logic [6:0] opcode, output logic [3:0] alu_op, output logic mem_read, mem_write, reg_write, branch, alu_src ); always_comb begin case (opcode) 7&#39;b0010011: begin // I-type alu_op = 4&#39;b0000; // ADD mem_read = 1&#39;b0; mem_write = 1&#39;b0; reg_write = 1&#39;b1; branch = 1&#39;b0; alu_src = 1&#39;b1; end 7&#39;b1100011: begin // B-type alu_op = 4&#39;b0001; // SUB mem_read = 1&#39;b0; mem_write = 1&#39;b0; reg_write = 1&#39;b0; branch = 1&#39;b1; alu_src = 1&#39;b0; end default: begin alu_op = 4&#39;bxxxx; mem_read = 1&#39;bx; mem_write = 1&#39;bx; reg_write = 1&#39;bx; branch = 1&#39;bx; alu_src = 1&#39;bx; end endcase end endmodule module sign_extend ( input logic [11:0] imm, output logic [31:0] extended_imm ); assign extended_imm = {{20{imm[11]}}, imm}; endmodule module instruction_memory ( input logic [31:0] address, output logic [31:0] instruction ); // 假设从文件中加载指令 initial $readmemh("instructions.mem", memory); logic [31:0] memory [0:255]; assign instruction = memory[address / 4]; endmodule ``` #### 4. 测试台和设计验证 ```verilog module testbench; logic clk, rst; logic [31:0] pc, instruction; // 实例化DUT program_counter uut_program_counter (.clk(clk), .rst(rst), .next_pc(pc + 4), .pc(pc)); instruction_memory uut_instruction_memory (.address(pc), .instruction(instruction)); // 生成时钟 initial begin clk = 0; forever #5 clk = ~clk; end // 重置序列 initial begin rst = 1; #10; rst = 0; end // 监控输出 initial begin $monitor("Time %0t: PC = %h, Instruction = %h", $time, pc, instruction); #100; $finish; end endmodule ``` ### 注意事项 - 每个成员应定义其负责模块的接口信号。 - 测试人员应创建一个测试计划。 - 使用方框图中所示的信号名称，以便TA和指导教师更容易调试设计。 ### 可交付成果 - 自述文件：展示CPU正常工作的证据。 - 文档：描述团队遇到的挑战、设计决策以及反思。 希望这些代码示例和说明能帮助你完成实验室任务。如果有任何问题，请随时提问。