ADC转换器类型

一、AD转换器类型

1. 并联比较型（Flash ADC）

• 原理：
  使用 2N−12N−1 个精密电阻串联形成分压网络，生成 2N−12N−1 个参考电压。输入电压同时与所有参考电压通过并行比较器比较，输出结果经编码器转换为N位数字码。

• 核心特点：

  • 速度最快：单次转换仅需1个时钟周期，可达 1GSPS（每秒千兆采样） 以上。

  • 分辨率与成本矛盾：每增加1位分辨率，比较器数量翻倍（如8位需255个比较器，10位需1023个）。

  • 缺点：

    • 高功耗（所有比较器同时工作）；

    • 输入电容大，驱动困难；

    • 分辨率通常≤8位（受限于面积和功耗）。

• 应用：高速示波器、雷达信号处理、光通信。

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2. 逐次逼近型（SAR ADC）（注：原文"助词比较型"应为笔误）

• 原理：

  1. 内部DAC从最高位（MSB）开始逐位生成试探电压；

  2. 比较器对比输入电压 VinVin​ 与DAC输出电压；

  3. 根据比较结果保留或清除该位，直至最低位（LSB）。

• 核心特点：

  • 速度中等：转换需 NN 个时钟周期（NN为位数），典型速度 1MSPS～10MSPS。

  • 能效比高：仅需1个比较器，功耗低，适合便携设备。

  • 精度高：可达18位，抗噪声能力强。

• 应用：工业传感器、医疗仪器、电池供电设备。

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3. 双积分型（Dual-Slope ADC）

• 原理：

  1. 第一次积分：对 VinVin​ 固定时间 TT 积分，电容充电；

  2. 第二次积分：切换到参考电压 −Vref−Vref​ 反向积分至零，计时器记录时间 ToutTout​；

  3. 输出数字值正比于 Tout/T×VrefTout​/T×Vref​。

• 核心特点：

  • 超低噪声：积分过程抑制高频干扰；

  • 速度极慢：转换时间达毫秒级（10～300 SPS）；

  • 高精度低成本：无需精密元件，分辨率可达22位以上。

• 应用：数字万用表、电子秤、温度检测等低速高精度场景。

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4. Σ-Δ型（Sigma-Delta ADC）

• 原理：

  1. 过采样：以远高于奈奎斯特的频率（如128×）采样；

  2. 噪声整形：通过积分器将量化噪声推向高频；

  3. 数字滤波：滤除高频噪声，输出高精度数字码。

• 核心特点：

  • 精度与速度均衡：分辨率 16～32位，速度 10kSPS～1MSPS；

  • 抗干扰强：适合工业环境；

  • 延迟较高：数字滤波引入处理时间。

• 应用：音频处理（DAC）、地震监测、高精度测量。

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5. 流水线型（Pipelined ADC）

• 原理：
  将转换过程拆分为 MM 级（每级1.5～4位），每级包含：

  1. 子ADC量化；

  2. 子DAC重构；

  3. 残差放大并传递至下一级。

• 核心特点：

  • 高速高分辨率：速度 50MSPS～5GSPS，分辨率 12～16位；

  • 面积效率高：比Flash ADC节省90%以上比较器（如14位仅需100+比较器）；

  • 延迟固定：每级处理需1周期，总延迟 MM 周期。

• 应用：5G通信、高速成像、软件无线电。

对比总结表

类型	速度范围	分辨率	功耗/面积	核心优势	典型应用
并联比较型	1GSPS+	≤8位	极高（指数增长）	超高速	雷达、示波器
逐次逼近型	1M～10MSPS	8～18位	低	能效比高，精度灵活	传感器、便携设备
双积分型	10～300SPS	16～24位+	极低	超高精度，抗噪强	万用表、精密测量
Σ-Δ型	10k～1MSPS	16～32位	中	高精度，噪声整形	音频、工业控制
流水线型	50M～5GSPS	12～16位	中高	速度与分辨率平衡	5G通信、高速数据采集

二、指标关键词

1. 最大摆幅（FSR, Full-Scale Range）

• 定义：ADC可测量的模拟电压范围（如0~4.096V）。

• 设计要点：

  • 参考电压（Vref）需等于FSR（如FSR=4.096V时，Vref=4.096V），否则会导致量程浪费或超范围失真。

  • 例外：差分输入时，FSR = Vref+ - Vref-（如±2.048V差分输入对应FSR=4.096V）。

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2. 最大信号频率与采样率

• 奈奎斯特采样定理：采样率 fs≥2fmaxfs​≥2fmax​（fmaxfmax​为信号最高频率）。

• 工程实践：

  • 选择 fs≥(20∼50)×fmaxfs​≥(20∼50)×fmax​ 以预留抗混叠滤波器过渡带；

  • 例如：音频信号（20kHz）需用≥1MSPS的ADC（50倍冗余）。

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3. 最小精度（Accuracy Error）

• 定义：实际数字输出与理想输出的偏差，包含所有误差源（量化、偏移、增益等）。

• 公式：
  Accuracy=±(Offset Error+Gain Error+Quantization ErrorFSR)×100%Accuracy=±(FSROffset Error+Gain Error+Quantization Error​)×100%

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4. 分辨率（Resolution）

• 定义：最小可分辨电压（1 LSB）。

• 公式：
  Resolution (LSB)=Vref2NResolution (LSB)=2NVref​

  • 示例：Vref=4.096V，12位ADC的分辨率 = 4.096V / 4096 = 1mV。

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5. 信噪比（SNR）

• 理想公式（仅量化噪声）：
  SNR=6.02N+1.76dBSNR=6.02N+1.76dB

  • 示例：16位ADC的理想SNR≈98dB。

• 实际SNR：受热噪声、时钟抖动影响，通常低于理论值。

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6. 采样时间（Acquisition Time, tACQtACQ​）

• 定义：采样保持电路捕获输入信号并稳定到所需精度（如0.5LSB）的时间。

• 影响因素：输入电容、源阻抗、建立精度要求。

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7. 转换时间（Conversion Time, tCONVtCONV​）

• 定义：ADC核心完成量化过程的时间，与架构相关：

  • SAR ADC：tCONV=N×TCLKtCONV​=N×TCLK​（N=位数）

  • Flash ADC：tCONV≈1∼5nstCONV​≈1∼5ns

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8. 吞吐率（Throughput Rate）

• 公式：
  fmax=1tACQ+tCONVfmax​=tACQ​+tCONV​1​

  • 关键点：转换速率取决于二者之和，而非仅 tCONVtCONV​。

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9. 最小有效位（LSB）

• 定义：数字码最低位变化对应的模拟电压变化量。

• 计算：LSB=FSR2NLSB=2NFSR​（与分辨率数值相同）。

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10. 量化误差（Quantization Error）

• 来源：模拟量到离散数字量的舍入误差。

• 范围：±12LSB±21​LSB（理想ADC）。

• 降低方法：提高分辨率或过采样（如Σ-Δ ADC）。

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11. 有效位数（ENOB, Effective Number of Bits）

• 定义：实际ADC在包含噪声和失真时的等效精度。

• 公式：
  ENOB=SINAD−1.76dB6.02ENOB=6.02SINAD−1.76dB​

  • 意义：16位ADC若SINAD=90dB，则ENOB≈14.7位。

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12. 传输方式

• 单端输入：

  • 信号以地为参考，易受共模噪声干扰（如50Hz工频干扰）。

• 差分输入：

  • 使用两根相位相反的信号线，抑制共模噪声（CMRR≥80dB）。

  • 典型应用：工业环境、高速ADC。

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13. 模拟输入钳位保护

• 作用：防止过高/过低输入电压损坏ADC（如±15V钳位至VDD/GND）。

• 实现：内部二极管钳位至电源轨，需限流电阻配合。

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14. 抗混叠滤波器（Anti-Aliasing Filter）

• 目的：滤除 ≥fs2≥2fs​​ 的高频成分，避免混叠失真。

• 设计：

  • 截止频率 fc≤fs2fc​≤2fs​​；

  • 陡峭滚降（如8阶巴特沃斯滤波器）。

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15. 微分线性误差（DNL, Differential Nonlinearity）

• 定义：实际步进电压与理想1 LSB的偏差。

• 要求：|DNL| < 1 LSB（保证无丢码）。

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16. 积分线性误差（INL, Integral Nonlinearity）

• 定义：实际传输曲线与理想直线的最大偏差。

• 影响：决定整体精度（如±2 LSB INL表示最大误差为2LSB）。

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17. 偏移误差（Offset Error）

• 定义：零点偏差（输入0V时输出非零）。

• 校准：软件减偏移量或硬件调零。

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18. 增益误差（Gain Error）

• 定义：满量程输出与理想值的比例偏差。

• 校准：软件乘校正系数。

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19. 总谐波失真（THD, Total Harmonic Distortion）

• 定义：谐波分量（2~5次）功率与基波功率之比：
  THD=10log⁡10(∑Harmonic PowerFundamental Power)THD=10log10​(Fundamental Power∑Harmonic Power​)

• 要求：高速ADC需THD < -80dB。

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20. 信号与噪声谐波比（SINAD）

• 定义：信号功率与（噪声+谐波失真）功率之比：
  SINAD=6.02×ENOB+1.76dBSINAD=6.02×ENOB+1.76dB

• 意义：综合评估动态性能的核心指标。

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21. 无杂波动态范围（SFDR, Spurious-Free Dynamic Range）

• 定义：基波功率与最大杂散分量功率的差值。

• 示例：SFDR=100dB表示杂散比基波低100dB。

• 应用：通信系统要求高SFDR（如≥90dB）。

三、高速AD设计的流程

高速ADC选型设计全流程

步骤1：根据系统需求确定ADC核心参数

• 分辨率计算：
  N≥log⁡2(FSR最小分辨率)N≥log2​(最小分辨率FSR​)
  示例：若FSR=4.096V，要求最小分辨0.5mV → N≥log⁡2(4.096/0.0005)≈13.03N≥log2​(4.096/0.0005)≈13.03 → 选择14位ADC

  • 冗余设计：增加1~2位余量（如选16位ADC应对噪声影响）

• 架构选择（依据采样率）：

  采样率需求	推荐架构	典型场景
  >500MSPS	流水线型	5G通信、雷达
  100-500MSPS	流水线型/Flash混合	高速示波器
  1-100MSPS	SAR型（高速版）	医疗成像

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步骤2：输入前端滤波电路设计

• 电容选型规则：

  • 外部滤波电容 Cext=20×CHOLDCext​=20×CHOLD​ （CHOLDCHOLD​为ADC内部采样电容，查datasheet）

  • 电容类型：

    • 普通场景：X7R陶瓷电容（±10%容差）

    • 高性能场景：C0G/NP0陶瓷电容（容差±5%，温度系数±30ppm/℃）

• 电阻计算：

  • 目标：在ADC采样时间 tACQtACQ​ 内建立到0.5LSB精度

  • 最大允许电阻：
    Rmax=tACQ9.2×(Cext+CHOLD)Rmax​=9.2×(Cext​+CHOLD​)tACQ​​ （9.2对应16位精度建立）
    示例：若 tACQ=10nstACQ​=10ns, CHOLD=5pFCHOLD​=5pF → Cext=100pFCext​=100pF
    → Rmax=10e−99.2×105e−12≈10.4ΩRmax​=9.2×105e−1210e−9​≈10.4Ω

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步骤3：驱动运放选型与验证

• 增益带宽积（GBWP）要求：
  GBWP≥4×12πRCGBWP≥4×2πRC1​ （R=Rfilter,C=CextR=Rfilter​,C=Cext​)
  示例：RC截止频率 fc=12π×10Ω×100pF≈159MHzfc​=2π×10Ω×100pF1​≈159MHz
  → GBWP ≥ 4×159MHz = 636MHz

• 压摆率（Slew Rate）要求：
  SR≥2πfmaxVppSR≥2πfmax​Vpp​
  示例：若信号 fmax=50MHz,Vpp=2Vfmax​=50MHz,Vpp​=2V
  → SR ≥ 2π×50e6×2 ≈ 628V/μs

• 稳定性验证：

  1. 相位裕度：通过SPICE仿真确保 > 60°

  2. 建立时间：满幅阶跃响应在 tACQtACQ​ 内稳定到0.5LSB

  3. 噪声贡献：运放输入电压噪声 < 1331​ ADC量化噪声

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步骤4：抗混叠滤波器设计

• 截止频率设定：
  fc=fs2×OverSample Ratiofc​=2×OverSample Ratiofs​​ （过采样比通常取1.2~1.5）
  示例：采样率 fs=500MSPSfs​=500MSPS → fc≤500/2.5=200MHzfc​≤500/2.5=200MHz

• 滤波器阶数选择：

  阻带衰减需求	推荐阶数	滚降斜率
  40dB	4阶	-80dB/十倍频程
  60dB	6阶	-120dB/十倍频程

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步骤5：电源与布局关键点

• 电源去耦：

  • 每路电源引脚：1个100nF X7R + 1个10μF钽电容

  • 高频ADC额外增加：2.2μF陶瓷电容（针对10-100MHz噪声）

• PCB布局规则：

  图表

  代码

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设计验证清单

1. 时序验证：tACQ+tCONV<1fstACQ​+tCONV​<fs​1​

2. 噪声预算：总噪声 < 目标精度（量化噪声+热噪声+运放噪声）

3. 电源纹波：≤ 1% FSR（如4.096V系统要求<40mVpp）

4. 温漂影响：在全温度范围内验证INL/DNL

⚠️ 高速设计陷阱：

• 忽略ADC输入电容的非线性（导致失真）

• 未考虑时钟抖动（SNRclock=−20log⁡10(2πfintj)SNRclock​=−20log10​(2πfin​tj​)）

• 使用普通FR4板材导致信号损耗（>6GHz建议用Rogers板材）

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案例：1GSPS 14位流水线ADC设计

• 前端参数：
  CHOLD=3pFCHOLD​=3pF → Cext=60pFCext​=60pF (C0G)
  Rfilter=5ΩRfilter​=5Ω (0603封装，降低寄生电感)

• 运放选型：
  GBWP=1.5GHz, SR=900V/μs (如ADI ADA4960)

• 抗混叠滤波：
  3阶巴特沃斯, fc=400MHzfc​=400MHz ( fs=1GSPSfs​=1GSPS )

通过此流程可系统化完成高速ADC选型与外围电路设计，确保信号链性能最优。