VHDL的标识符

在VHDL中，标识符是用于命名各种对象（如实体、架构、过程、函数、信号、变量、常量、类型、组件等）的名称符号。

1. 标识符的定义与基本特性

在VHDL中，一个标识符是由字母、数字和下划线（_）组成的序列。具有以下基本特性：

• 大小写不敏感（Case-Insensitive）：VHDL语言不区分大小写，也就是说 SignalName、signalname 和 SIGNALNAME在VHDL中被视为同一个标识符。
• 必须以字母：标识符的第一个字符必须是字母（A-Z或a-z）。
• 标识符中不可连续使用多个下划线：VHDL标准要求在标识符中不允许出现连续两个或更多的下划线。
• 标识符中除了字母、数字和下划线外不允许其他字符：标点符号、空格和特殊字符（如$、%、#等）不允许出现在标识符中。
• 标识符不能是VHDL保留字：如 entity, architecture, process, signal 等都是VHDL的保留字，不能直接用作标识符。

以下是非法的标识符：

• 以数字开头的标识符：2_count（非法）
• 以下划线开头的标识符：_code(非法)
• 包含非法字符的标识符：data%out（非法）
• 使用保留字：architecture（非法）
• 连续下划线：data__out（非法）

2. 标识符的建议

• 清晰明了：标识符应能清晰表达对象的含义。例如：clk表示时钟信号，reset表示复位信号，data_buffer表示数据缓冲器。
• 使用驼峰式或下划线分隔：通过下划线分隔单词（如data_out）或使用驼峰式（如dataOut）。
• 避免与保留字冲突：不要使用VHDL保留字作为标识符的名称。如果需要类似的含义，可以在标识符后附加一些描述性后缀。例如，entity_signal而不是entity。