详解VHDL进程内外信号赋值区别

1. VHDL信号赋值的基本概念

1.1 非阻塞赋值（<=）

• 信号赋值：在VHDL中，<= 用于信号的非阻塞赋值。这意味着赋值操作不会立即改变信号的值，而是将新的值调度到当前时钟周期结束后生效。
• 变量赋值：相对的，:= 用于变量的阻塞赋值，仅在进程内部使用，且立即生效。

1.2 进程（Process）与并发语句（Concurrent Statements）

• 进程内部：一组顺序执行的语句，受到敏感列表或触发条件（如时钟边沿）的控制。
• 进程外部：并发语句，始终处于活动状态，类似于硬件中的并行逻辑。

2. 进程内部与进程外部的 <= 操作符

2.1 进程内部的 <= 操作

process(clk)
begin
    if rising_edge(clk) then
        a <= b;
        c <= a;
    end if;
end process;

特点：

• 顺序执行：语句按顺序执行，模拟顺序逻辑。
• 非阻塞赋值：a <= b; 和 c <= a; 都是非阻塞赋值，意味着 c 会在本时钟周期结束后接收 a 的旧值，而不是新赋值的 b。
• 时序行为：
  • a 被调度为 b 的值，但在本时钟周期内，a 仍然保持旧值。
  • c 被赋值为 a 的旧值。

仿真示例：

2.2 进程外部的 <= 操作

a <= b;
c <= a;

特点：

• 并发执行：这些赋值语句始终处于活动状态，类似于组合逻辑电路。
• 非阻塞赋值：每当 b 变化时，a 会立即跟随 b 的变化；同时，c 会立即跟随 a 的变化。
• 时序行为：
  • a 始终等于 b。
  • c 始终等于 a，也即等于 b。

仿真示例：

3. 关键区别总结