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RSS订阅原创 Verilog HDL实现12个数据的快速排序
Verilog HDL实现12个数据的快速排序排序原理matlab实现Verilog HDL实现排序原理本文介绍的排序是并行排序，需要消耗一定的逻辑资源。输入为12个数据，输出是这12个数据经过降序排序后的序号。算法可以调节输入数据的位宽，默认为12bit。下面介绍排序的原理。要确定一个数据在N个数据中降序排序的序号，其实就是计算比此数大的数有多少个。根据这个原理，在FPGA中可以使用generate for语句生成N个模块，该模块的输入为当前数据的索引，当前数据，以及所有数据，输出为当前数据排序后
2021-11-24 17:00:51
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原创 FPGA控制DAC8550
1. DAC8550数模转换器简介通信方式：SPI，时钟速率达到30MHz分辨率：16bit封装：VSSOP引脚定义如图1所示 图1 引脚定义重要的几个引脚描述：SYNC：电平触发的控制输入（低电平有效）。 这是输入数据的帧同步信号。 当SYNC变为低电平时，它使能输入移位寄存器，并在随后的时钟的下降沿传输数据。 DAC在第24个时钟后更新（除非在该边沿之前将SYNC设为高电平，否...
2020-02-28 18:55:48
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原创 学习使用ADS1310A2(3)
昨天写的博客，对发送命令，及返回ACK介绍的不太清楚，今天着重介绍一下。1.发送命令的时序，格式发送的用户命令都列在下面的表中：共有10种命令，分别如下：NULL：空名令，啥都不干，设备字为0000h，返回的是状态STATUS。RESET：软件复位，设备字为0011h，返回的是READY。STANDBY：进入低功率待机模式。设备字为0022h，返回0022h。WAKEUP:将设备从...
2020-02-24 17:52:02
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原创 学习使用ADS1310A2(2)
学习使用ADS1310A2(2)今天介绍写寄存器，首先需要看一下几个寄存器的功能都是啥1. 寄存器这几个寄存器如图1所示图1 Register map这些寄存器中，我们需要用的有两种，分别是状态寄存器和用户配置寄存器。今天我只用用户配置寄存器。1.1 A_SYS_CFG Register图2是寄存器的描述图2 A_SYS_CFG Register该寄存器8bit，每个bit的...
2020-02-23 18:35:15
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原创 学习使用ADS1310A2(1)
TI的ADS131A02 ADC1. 大体介绍实验室要求进行高精度数据采集，在下苦心查找，在衡量了价格和便用性后，选中了TI的一款ADS131A02 A/D转换器，分辨率为24bit，数据速率128KSPS.这是它的数据表链接: ADS131A02.之后我会慢慢的介绍它的功能及用法。2. 功能及用法2.1 引脚描述该芯片的引脚如图1所示，共有32个引脚，引脚的描述如图2所示。图1 引...
2020-02-22 14:16:39
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ADS131A02.rar
2020-02-27
UART_SIMULATION.rar
2020-06-02
空空如也
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