数字验证学习笔记——SystemVerilog芯片验证3 ——数据类型

1.数组

1.1定宽组数

数组声明
int a[0:15]; // 一维数组，定以16个
int a[16]； //同上

int b[0:7] [0:3] ;//二维数组
int b[8][4] ; //同上，二维数组最后一个数据赋值， b[7][3]=1;

初始化赋值

int c[5]=`{0,1,2,3,4}; //对5个元素初始化 ，使用单引号加大括号，默认从低到高

int d[6]；

d=`{0,1,2,3,4,5};//为6个元素赋值

d=`{7,8,9}；//为前3个元素赋值

c=`{5{7}}; //5个值都为7

d=`{7,8,default:-1};//{7,8,-1,-1,-1,-1}

存储空间考量

bit [3][7:0] a_1; //合并性数组 所有的维度都在左边 占据一个word 连续 类似[3][7:0] 高纬度在左边
bit [7:0]a_2 [3]; //非合并性数组 只要一个维度写到了右边，高纬度永远在右边 占据3个word 非连续

logic [3][7:0] a_3;//logic 是4值，要用2位存储，24*2=48,所以就是 2word
logic [7:0] a_4[3];//3word

基本数组操作 for和foreach循环
initial begin
bi