Calmer_qaq-CSDN博客

原创《FPGA数字信号处理》基于FPGA数字信道化设计

实现基于FPGA的50%重叠数字信道化设计

2023-12-21 15:32:26 2340 25

原创《FPGA数字信号处理》基于FPGA的32点并行FFT/IFFT设计

实现基于FPGA的32点并行FFT/IFFT设计

2023-12-21 14:39:11 3322 6

原创《FPGA数字信号处理》基于FPGA的并行半带抽取滤波器设计

基于FPGA的并行半带抽取滤波器设计

2023-08-29 19:57:28 1809 2

原创《FPGA调试记录》Xilinx 7series FPGA 万兆网UDP

实现万兆网 UDP通信

2022-11-01 10:19:13 10591 123

原创《FPGA数字信号处理》基于FPGA的并行DDS设计

基于FPGA的并行DDS设计

2022-09-28 10:20:58 3385 16

原创《FPGA调试记录》关于DAC-FPGA JESD204B接口调试

项目场景：AD9176 mode10调试记录问题描述调试AD9176的过程中发现有时FPGA与DAC之间的JESD204B建链正常，但是出现了偶尔重新加载bit或者重启硬件后出现输出不正常的现象。如图1，此时DAC NCO配置为1.8GHz，FPGA产生的信号频率为9MHz。在频谱中显示出现多个峰值信号。在此状态下，FPGA与DAC之间的JESD204B建链正常，sync信号稳定输出高电平，且通过ILA触发采集Sync信号沿变化时，始终无触发。原因分析：由于jesd204B接口sync信

2022-05-31 15:11:58 5061 14