PCIe Base Specification解析（前序）-CSDN博客

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文章目录

1.术语和缩略语

1.术语和缩略语

1.1 8b/10b

此编码策略用于5.0GT/s和2.5GT/s的PCle物理层编码。

1.2 10-Bit Tags

10-Bit Tag capability，用于提供10比特的Tag字段。

1.3 Access Control Services, ACS

访问控制服务。一组能力和控制寄存器，用于在PCI Express 组件内实现对路由的访问控制。

1.4 ACS Violation

用于描述Completer 检测到针对Posted或 Non-Posted Request的访问控制违规。

1.5 Adapter

适配器。一般指附加卡（add-in card）或类似模块。

1.6 Advanced Error Reporting, AER

高级错误报告。

1.7 Advertise (Credits)

通告。在流控制的上下文中使用，接收方发送有关其流控制信用可用性信息的行为。

1.8 Alternative Routing-ID, ARI

在PCle 拓扑结构中对Requester ID和Completer ID 以及 Routing ID的另一种解释。

1.9 ARI Device

ARI设备。与Upstream Port相关联的设备，其每个Function 都实现一个ARI Extended Capability structure。

2.0 ARI Downstream Port

ARI下游端口。这表示一个支持ARI Forwarding的 Switch Downstream Port 或 Root Port。

2.1 ARI Forwarding

ARI转发。使ARI Device正上方的Downstream Port 能够访问此Device的扩展Function的功能。启用ARI Forwarding 可确保确定何时将Type 1 Configuration Request 转换为 Type 0 Configuration Request的逻辑不再强制限制传统的Device Number字段为0。

2.2 Asserted

信号有效状态。

2.3 Async Removal

异步移除。指的是从插槽中移除适配器或电缆而无需与操作系统进行同步（即，以异步方式无需按下按钮等）。

2.4 Atomic Operation, AtomicOp

原子操作。其中针对内存空间中某个地址的单个 PCI Express 事务读该地址的值，可能会向该地址写入一个新值，然后返回原始值。这个对该地址的read-modify-write序列是原子地执行的。AtomicOps 包括 FetchAdd、Swap 和 CAS。

2.5 Attribute

指的是TLP Header中的相关字段。

2.6 Base Address Register, BAR

基址寄存器存在于配置空间中，用于确定Function所需的系统内存空间量，并为映射到Function内存空间提供基地址。基址寄存器可以映射到内存空间或1/0空间。

2.7 Beacon

信标。用于退出L2链路电源管理状态的可选实现的30kHz至500MHz带内信号。这是唤醒L2 链路的两种机制之一（请参阅Wakeup）。

2.8 Bridge

桥。PCI-SIG定义的系统元件之一。将PCI/PCI-X段或 PCI Express Port与内部组件互连或与另一个 PCI/PCI-X 总线段或 PCI Express Port虚拟或实际连接的Function。Root Complex或Switch中的virtual Bridge 必须使用本规范中描述的软件配置接口。

2.9 by-1,x1

具有一个Physical Lane的链路或端口。注：规范中Link包含一条或多条Lane。

3.0 by-8,x8

具有8个Physical Lane的链路或端口。

3.1 by-N,xN

具有N个Physical Lane的链路或端口。

3.2 Compare and Swap, CAS

将目标地址的值与指定值进行比较的 AtomicOp，如果匹配，则将另一个指定值写回该地址。无论如何，将返回地址的原始值。

3.3 Character

字符，1个字节。注意与Symbol的概念区分，8b/10b编码后的10比特符号叫做Symbol。

3.4 Clear

表示清0操作。

3.5 cold reset

冷复位。上电引起的复位。

3.6 Completer

完成者。指的是终止或“完成”给定Request的Function，它在适当时生成Competition。通常，请求所针对的Function充当Completer。当无法纠正的错误阻止请求到达其目标Function时，检测和处理错误的Function充当Completer。

3.7 Completer Abort, CA

1．一种用于posted或non-posted Request的状态，由于违反了Completer的编程模型或与 Completer 相关的不可恢复的错误，Completer 永久无法成功完成。

2．对于在Completer处遭遇 Completer Abort的non-posted Request，状态指示与Competition一起返回。

3.8 Completer ID

完成者ID。Completer的Bus Number、Device Number和Function Number的组合，唯一标识拓扑结构中Request的Completer。对于ARI Completer ID，传统上用于Device Number字段的比特位被用来扩展Function Number字段，并且 Device Number 隐含为0。

3.9 Completion

完成包。用于终结或部分终结一个事务序列的一个Packet。Completion 始终对应于先前的 Request，并且在某些情况下，它会包括返回数据。

4.0 component

组件。表示一个（single package）物理设备。

4.1 Configuration Software

配置软件。负责访问配置空间和配置 PCI/PCle 总线的系统软件组件。

4.2 Configuration Space

配置空间。

4.3 Configuration-Ready

配置就绪。当此Function确保能以Successful Completion的Competition响应针对此Function的一个配置请求时，就表示此Function 是＂Configuration-Ready”的。

4.4 Containment Error Recovery, CER

遏制错误恢复。在适当的软件／固件支持下，Downstream Port Containment(DPC）机制支持的通用错误遏制和恢复方法，可以在不中断应用程序的情况下处理许多无法纠正的错误。

4.5 Conventional PCI

传统PCI。指最初在PCI Local Bus Specification 中定义的行为或特性。PCI Express Base 4.0 和后续规范包含来自 PCI Local Bus Specification的相关要求。

4.6 Conventional Reset

传统复位。Hot Reset、Warm Reset或Cold Reset 都叫 Conventional Reset。区别于 Function Level Reset (FLR）。

4.7 Data Link Layer

数据链路层。

4.8 Data Link Layer Packet, DLLP

数据链路层数据包。

4.9 data payload

指带数据的TLP的有效数据负载。

5.0 deasserted

信号无效。

5.1 Design for Testability, DFT

可测性设计。

5.2 Device (uppercase ‘D’)

设备，大写D。由公共Bus Number和Device Number标识的单个拓扑结构中的一个或多个Function的集合。一个SR-IOV Device 可能实现了通过一个或多个SR-IOV Extended Capability structure 配置的附加总线编号和／或设备编号访问的附加Function。

5.3 device (lowercase ‘d’)

可以表示特定1/0类型的物理或逻辑实体。
PCI Express 链路任一端的组件。
也可以理解为Function的常见不精确同义词，尤其是当设备具有单个Function时。

5.4 Device Readiness Status, DRS

一种确认设备是否处于Configuration-Ready的机制。

5.5 Downstream

在PCI Express拓扑中，远离Root Complex的互连元件或系统元件（Port/component）的方向，称为Downstream。Switch中非Upstream Port的Port就是Downstream Port。Root Complex 上的所有Port都是Downstream Port。链路上的Downstream component是指离Root Complex 更远的组件。
指信息从Root Complex流出的信息流的方向。

5.6 Downstream Path

指从 Upstream Pseudo Port Receiver 到 Downstream Pseudo Port Transmitter的Retimer的数据流。

5.7 Downstream Port

在PCle总线中，Switch是一个特殊的设备，该设备由一个上游端口和2~n个下游端口构成，PCle总线规定：在一个switch中可以与RC(Root Complex）直接或者间接相连的端口为上游端口，在PCle总线中，RC的位置一般位于上方，这也是上游端口的由来。

在switch中除了上游端口外，其他所有的端口都被称为下游端口，下游端口一般与EP相连，或者链接下一级switch继续扩展PCle链路，其中与上游端口相连的PCle链路称为上游链路，与下游端口相连的PCle链路称为下游链路。

5.8 Downstream Port Containment, DPC

在出现不可纠正的错误后自动禁用Downstream Port 下方的链路，这可以防止错误后的TLP传播到上游或下游。

5.9 DWORD, DW

4 Byte。

6.0 Egress Port

发送端口；即往出发送业务流的Port。

Egress Port 指发送端口，即数据离开Switch使用的端口，Ingress Port指的是接收端口即数据进入Switch使用的端口。Egress Port 和Ingress Port与上下游端口没有对应关系，在Wwitch中，上下游端口可以作为Engress端口，也可以作为Ingress端口。

6.1 Electrical Idle

电气空闲状态，是一种链路状态，PCI Express 为 Transmitter和 Receiver定义了特定的需求。

6.2 End-End TLP Prefix

一种TLP前缀。

6.3 Endpoint

几个定义的系统元件之一。具有Type 00h Configuration Space header 的 Function。

6.4 error detection

确定错误存在的机制，由发现错误的第一个引擎（例如，Malformed TLP）或由信号错误的接收者（例如，poisoned TLP的接收者）来判定。

6.5 error logging

检测器根据错误检测在相关寄存器中设置一个或多个比特位的行为叫做error logging。检测器可能是错误的最初发现者或信号错误的接收者。

6.6 error reporting

在广义上，表示一般的错误通知。在Device Control Register的上下文中，表现为发送错误消息。在RootError Command Register 的上下文中，表现为由于接收到错误消息而发出中断信号。

6.7 error signaling

一个引擎通过（1）发送错误消息，(2）发送带有UR/CA Status的Competition，或（3) poisoning TLP来通知另一个引擎错误的过程叫做error signaling。

6.8 Extension Device

用于扩展链路物理长度的组件。Retimer? Redriver？

6.9 Extended Function

指在ARI Device中，Function Number大于7的Function。只有在ARI感知软件在ARI设备正上方的Downstream Port中使能ARI Forwarding后，才能访问Extended Function。

7.0 FetchAdd, Fetch and Add

一个 AtomicOp，其中目标地址的值是使用二进制补码算法递增指定的值，忽略任何进位或溢出，并将结果写回该地址。返回地址处的原始值。

7.1 Flow Control

用于将接收缓冲区状态从Receiver 传送到Transmitter 以防止接收缓冲区溢出并允许Transmitter遵守排序规则的机制。

7.2 Flow Control Packet, FCP

用于流控制的DLLP，用于将流控制信息从一个组件中的事务层发送到另一个组件中的事务层。

7.3 Function

在Device内，配置空间中与单个Function Number 相关联的可寻址实体。用于指示Multi-Function Device的一个Function，或Single-Function Device中的唯-Function。具体包括Chapter 9 中定义的特殊类型的Function，特别是Physical Function和 Virtual Function。

7.4 Function Group

在ARI Device中，与单个Function Group Number 关联的一组可配置Function。Function Group可以选择性地作为 ARI Device 内多个Function之间的VC仲裁或访问控制的基础。

7.5 Function Level Reset, FLR

一种复位 Endpoint的Function的机制。

7.6 Function Readiness Status, FRS

用于指示Function 已处于Configuration-Ready的机制（请参阅Section 6.23.2）。

7.7 Fundamental Reset

基本复位。一种硬件机制，用于将所有端口状态设置或返回到本文档中指定的初始条件（参见Section6.6）。

7.8 header

协议报头。

7.9 Hierarchy

指树状结构的 PCI Express I/O 互连拓扑，其中用于路由和请求者／完成者标识的配置空间地址（ID）是唯一的。一个系统可能包含多个Hierarchy。

8.0 hierarchy domain

源自单个Root Port的Hierarchy的一部分。

8.1 Host Bridge

指在Root Complex中将一个或多个主机 CPU 连接到Hierarchy的部分。

8.2 Hot Reset

一种带内复位机制。

8.3 in-band signaling

与使用单独的物理（边带）信号相反，使用两个组件之间的链路来通知事件和状况的方法。本文档中定义的所有机制都可以使用带内信令来实现，尽管在某些form factor中可以使用边带信令来代替。

8.4 Ingress Port

接收端口。指接收业务流的端口。

8.5 Internal Error

与PCI Express 接口相关的错误，发生在组件内，可能不是由于PCI Express 接口本身上的数据包或事件或代表在PCI Express上启动的事务引起的。

8.6 I/O Space

I/O空间。

8.7 isochronous

等时。与时间敏感应用（例如音频或视频应用程序）相关的数据。

8.8 invariant

不变量。TLP Header或 TLP Prefix的一个字段，其中包含一个值，当TLP流经 PCI Express 拓扑结构时，该值无法合法修改。

8.9 Lane

一组差分信号对。

9.0 Layer

应用于本规范的区分单位，以帮助阐明关键元件的行为。术语层的使用并不意味着特定的实现。

9.1 Link

两个端口及其互连通道的集合。链路是两个组件之间的双单工通信路径。

9.2 Link Segment

一个Port和一个Pseudo Port或两个Pseudo Port及其互连通道的集合。Link Segment是组件和Retimer之间或两个Retimer（两个Pseudo Port）之间的双单工通信路径。

9.3 Lightweight Notification, LN

一种轻量级协议，当感兴趣的cacheline更新时，它支持通过硬件机制向Endpoints发出通知。

9.4 LN Completer, LNC

主机中的服务子系统，用于接收LN Read/Write Request，并在已注册的cacheline更新时发送 LN Message。

9.5 LN Completion

TLP Header中LN字段设置为1的Competition。

9.6 LN Message

用于通过LN协议进行通知的消息。

9.7 LN Read

TLP Header中LN字段设置为1的Memory Read Request。

9.8 LN Requester, LNR

Endpoint 中发送LN Read/Write Request和接收 LN Message的客户端子系统。

9.9 LN Write

TLP Header 中LN字段设置为1的Memory Write Request。

10.1 LocaI TLP Prefix

一种TLP前缀。

10.2 Logical Bus

配置空间中具有相同 Bus Number的设备集合之间的逻辑连接。

10.3 Logical Idle

当没有信息（TLP、DLLP 或任何特殊符号）被发送或接收时，一个或多个Symbol Time的周期。与电气空闲不同，在逻辑空闲期间，Idle data Symbol被发送和接收。

10.4 LTR

Latency Tolerance Reporting的缩写。

10.5 Malformed Packet

违反本规范中定义的特定 TLP结构规则的TLP。

10.6 Memory Space

存储空间。

10.7 Message

消息。

10.8 Message Signaled Interrupt, MSI/MSI-X

两种类似但独立的机制，使Function能够通过使用Memory Write Request 将系统指定的 DWORD 数据写入系统指定的地址来请求服务。与MSI相比，MSI-X支持更大的最大向量数以及每个向量的独立消息地址和数据。

10.9 Message Space

消息空间。

11.0 Multicast, MC

使源发送的单个Posted Request TLP 能够分发到多个目标的功能和相关机制。

11.1 Multicast Group, MCG

作为特定地址范围内Multicast TLP目标的一组 Endpoint。

11.2 Multicast Hit

接收方确定 TLP 将作为Multicast TLP 处理称作 Multicast Hit。

11.3 Multicast TLP

TLP 可能分发到多个目标，由TLP传播的组件中的Multicast Capability structure 控制。

11.4 Multicast Window

以它为目标的Posted Request TLP将作为Multicast TLP处理的Memory Space的区域。

11.5 Multi-Function Device, MFD

有多个Function的Device。

11.6 Multi-Root I/O Virtualization, MR-IOV

支持 MR-IOV Capability的 Function。

11.7 naturally aligned

起始地址等于2的幂的整数倍的数据负载，通常是特定的2的幂。例如，64字节自然对齐意味着字节地址的最低有效6位是000000b。

11.8 NPEM

Native PCle Enclosure Management

11.9 OBFF

Optimized Buffer Flush/Fill

12.0 Operating System

在整个规范中，术语操作系统和系统软件是指电源管理服务程序、设备驱动程序、用户模式服务程序和／或内核模式服务程序的组合。

12.1 orderly removal

一种热插拔移除模型，当用户／操作员希望移除适配器时会通知操作系统，并且操作系统有机会在授予移除许可之前为该事件做准备（例如，停止适配器活动）。

12.2 P2P

Peer-to-peer。

12.3 Path

在Upstream Path或Downstream Path 中通过Retimer的数据流。

12.4 Packet

数据包。

12.5 Parts per Million, ppm

应用于频率，在规定的理想频率和测量的频率的长期平均值之间的差异，以百万分之一赫兹为单位。

12.6 PCle®

PCI Express®

12.7 PCI Bridge

PCI桥。

12.8 PCI Software Model

初始化、枚举、配置和使用PCI 兼容设备所需的软件模型，如［PCI-3.0］、［PCI-X-2.0］和［PCI-Firmware］中指定的。

12.9 Phantom Function Number, PFN

一个无人认领的Function Number，可用于通过将 PFN与Tag identifier 逻辑组合以创建唯一事务标识符来扩展 outstanding transaction identifier的数量。

13.0 Physical Function, PF

实现SR-IOV Extended Capability structure 并支持 Chapter9 中定义的 SR-IOV Capability的 PCI Function。

13.1 Physical Lane

跟Lane的意思一致。

13.2 Physical Layer

物理层。

13.3 Port

1.逻辑上，指Component和 PCI Express Link之间的接口。

2．物理上，一组Transmitter和Receiver位于定义链路的同一芯片上。

13.4 Power Management

用于最小化系统功耗、管理系统热限制和最大化系统电池寿命的软件或硬件机制。电源管理涉及系统速度、噪声、电池寿命和交流电源消耗之间的权衡。

13.5 PMUX Channel

PMUX 链路上的多路复用通道，配置为传输特定的多路复用协议。见Appendix G。

13.6 PMUX Link

支持和启用协议复用的链路。见Appendix G。

13.7 PMUX Packet

通过PCI Express 链路传输的非 PCI Express 数据包。见Appendix G。

13.8 Precision Time Measurement, PTM

用于在组件之间传送精确计时信息的可选功能。

13.9 Process Address Space ID, PASID

Process Address Space ID与 Requester ID一起唯一标识与事务关联的地址空间。

14.0 Programmed I/O, PIO

由主机处理器启动的事务序列，通常是执行针对特定地址范围的单个加载或存储指令的结果，但也可以由其他机制（例如PCI兼容配置机制）生成。值得注意的是，以ECAM 地址范围为目标的主机处理器加载或存储会生成配置空间事务。通常存在其他内存映射范围以生成内存空间和I/0空间事务。

14.1 Pseudo Port

1．逻辑上，Retimer和 PCI Express Link Segment之间的接口。

2．物理上，指一组发送器和接收器位于定义的Link Segment的同-Retimer芯片上。

14.2 Quality of Service, QoS

影响不同类别业务流的带宽、延迟、抖动、相对优先级等的属性。

14.3 QWORD,QW

8 Byte。

14.4 RCiEP

Root Complex Integrated Endpoint。

14.5 Receiver, Rx

通过链路接收数据包信息的组件。

14.6 Receiving Port

在特定TLP或DLLP的上下文中，在给定链路上接收数据包的端口。

14.7 Re-driver

一个非协议感知的、软件透明的Extension Device。

14.8 repeater

Extension Device的不精确术语。

14.9 Reported Error

受本文档中架构上定义的日志记录和信令要求影响的错误。

15.0 Request

请求。

15.1 Requester

发起Request的Function。

15.2 Requester ID

Requester的Bus Number、Device Number和 Function Number的组合，在Hierarchy中唯一标识Requester。对于 ARI Requester ID，传统上用于Device Number字段的比特位被用于扩展Function Number字段，并且Device Number隐含为0。

15.3 Reserved

表示目前未定义内容、状态或信息。不允许使用任何Reserved区域（例如，包头位字段、配置寄存器比特位）。保留的寄存器字段必须是只读的，并且在读取时必须返回0（多位字段全为0）。不得使用寄存器和数据包字段的保留编码。对保留字段值或编码的任何实现依赖都将导致不符合 PCI Express的实现。在本规范的本版本或任何未来版本中，无法保证此类实现的功能。

15.4 Refclk

Reference Clock的简称。

15.5 Retimer

物理层协议感知、软件透明的Extension Device，形成两个独立的电气Link Segment。

15.6 Root Complex, RC

一个定义的系统元件，包括至少一个Host Bridge、Root Port或Root Complex Integrated Endpoint。

15.7 Root Complex Component

Root Port、Root Complex Register Block、Root Complex Integrated Endpoint 和 Root Complex Event Collector的逻辑聚合。

15.8 Root Port, RP

Root Complex 上的 PCI Express Port，通过关联的虚拟PCI-PCI Bridge 映射Hierarchy的一部分。

15.9 Routing Element

一个术语，指的是Root Complex、Switch或Bridge 在路由、多播或阻塞 TLP方面的能力。

16.0 Routing ID

标识 PCI Express Function的 Requester ID或 Completer ID。

16.1 RP PIO

Root Port Programmed I/O. See Section 6.2.10.3.

16.2 Set

表示信号置1。

16.3 sideband signaling

边带信令。一种使用与形成两个组件之间的链路的信号分开的物理信号来发送事件和状况信息的方法。本文档中定义的所有机制都可以使用带内信令来实现，尽管在某些外形规格中可以使用边带信令来代替。

16.4 Single-Function Device, SFD

仅有一个Function的Device。

16.5 Single Root I/O Virtualization, SR-IOV

支持本规范定义的SR-IOV Extended Capability的一个Function。

16.6 Single Root PCI Manager, SR-PCIM

负责配置和管理SR-IOV Extended Capability和PF/VF 以及处理相关错误处理的软件。存在多种实现方案；因此，SR-PCIM的实现超出了本规范的范围。

16.7 SR-IOV Device

实现了一个或多个具有SR-IOV Extended Capability structure的Function的设备。

16.8 SSD

Solid State Drive（固态硬盘）。

16.9 Swap, Unconditional Swap

一个AtomicOp，其中将指定值写入目标地址，并返回该地址的原始值。

17.0 Switch

连接两个或多个端口以允许数据包从一个端口路由到另一个端口的已定义系统元件。对于配置软件，Switch表现为virtual PCI-to-PCI Bridge的集合。

17.1 Symbol

当使用 8b/10b 编码时指的是编码后10bit符号。使用 128b/130b 编码时指的是Block中的8比特符号。理解时注意“编码后”三个字。

17.2 Symbol Time

在Lane上放置Symbol所需的时间（使用 8b/10b 编码时为Unit Interval的10倍，使用128b/130b 编码时为 Unit Interval的8倍）。

17.3 System Element

根据不同规则集运行的已定义设备或设备集合。规范定义了以下系统元件：Root Complex、Endpoint、Switch和Bridge。

17.4 System Image, SI

在虚拟系统上运行的软件组件，可以为其分配特定的Function、PF和VF。SI的行为和架构的规范超出了本规范的范围。SI的示例包括guest operating system和共享／非共享受保护域的设备驱动程序。

17.5 System Software

包括系统固件（BIOS、UEFI）、操作系统、VMM、管理软件、平台供应商的操作系统附加组件。

17.6 Tag

分配给给定Non-Posted Request的编号，用于区分该请求与其他请求的Completion。

17.7 TLP Prefix

可以选择性地附加到TLP的附加信息。TLP Prefix分为Local或End-End。一个 TLP 可以有多个 TLP Prefix。见Section 2.2.10。

17.8 TPH

TLP Processing Hints的简称。

17.9 Transaction Descriptor

数据包头的一个元素，除了Address、Length和Type之外，还描述了此Transaction的属性。

18.0 Transaction ID

Transaction Descriptor的一个组成部分，包括Requester ID和Tag。

18.1 Transaction Layer

事务层

18.2 Transaction Layer Packet, TLP

事务包。

18.3 transaction sequence

单个Request和零个或多个与Requester执行单个逻辑传输相关的Competition。

18.4 Transceiver

单个芯片上的物理发射器和接收器对。

18.4 Transmitter, Tx

通过链路发送数据包信息的组件。

18.5 Transmitting Port

在特定TLP或DLLP的上下文中，在给定链路上发送数据包的端口。

18.6 Type 0 Function

实现 Type 0 Configuration Space Header的Function。

18.7 Type 1 Function

实现 Type 1 Configuration Space Header的 Function。

18.8 Unconditional Swap, Swap

一个AtomicOp，其中将指定值写入目标地址，并返回该地址的原始值。

18.9 Unit Interval, UI

给定交替1和0值的重复码型的数据流，Unit Interval是通过平均电压转换之间的时间间隔来测量的值，在足够长的时间间隔内可以忽略源时钟的所有有意频率调制（见RX:UI 和 TX:UI）。

19.0 Unsupported Request, UR

1．应用于posted或non-posted Request的状态，该请求指定Completer不支持的某些操作或对某些空间的访问。

2．对于在Completer处遇到Unsupported Request的 non-posted Request，状态指示与Completion一起返回。

19.1 Upstream

1．靠近Root Complex的互连／系统元件（端口／组件）的相对位置。在拓扑上最接近Root Complex的Switch上的端口是Upstream Port。仅包含Endpoint或Bridge Function的组件上的端口是Upstream Port。链路上的Upstream component是更靠近Root Complex的组件。

2．信息流向Root Complex的信息流方向为Upstream。