qq_41950501的博客

原创 Verilog频率计的设计与仿真

频率计的设计与仿真 源码 `timescale 1ns / 1ps module fre_1( input clk_low， input clk_test， input clk_high， input rst1_n， input rst2_n， input rst3_n， output [31:0]out ); reg [31:0]cout1; reg [31:0]cout2; reg [31:0...