Verilog HDL学习——半加器

### 使用两个半加器在Vivado中构建全加器 为了实现在FPGA上利用两个半加器创建一个全加器的设计，在Vivado环境中可以遵循特定的方法来完成此操作。全加器能够处理三个输入位并产生一个和位以及进位输出，而单个半加器仅能接受两个输入位。 通过组合两个半加器(HA)，可以有效地模拟全加器(FA)的功能。具体来说，第一个半加器接收来自低位的两个被加数作为其输入；第二个半加器则取其中一个半加器产生的和与高位传来的进位相加[^1]。最终得到的结果即为全加器所需的两部分输出——总和(Sum) 和 进位(Carry Out)。 以下是基于Verilog HDL编写的简单示例代码，展示了如何定义这样的结构： ```verilog module FullAdder ( input A, B, Cin, output Sum, Cout ); wire s1,c1; // 实现第一个半加器 HalfAdder HA1 (.a(A), .b(B), .sum(s1), .carry(c1)); // 将s1与Cin送入第二个半加器 HalfAdder HA2 (.a(s1), .b(Cin), .sum(Sum), .carry(Cout)); assign Cout = c1 | (s1 & Cin); // 计算总的进位信号 endmodule module HalfAdder( input a,b, output sum, carry ); xor(sum,a,b); and(carry,a,b); endmodule ``` 上述模块`FullAdder`包含了两个子模块`HalfAdder`，并通过连线连接起来形成完整的功能电路。值得注意的是，这里还额外添加了一条语句用于计算最终的进位输出，这是因为当任一半加器产生了进位或者两者之和再次触发新的进位时都需要考虑进去。