FPGA主时钟约束

FPGA主时钟通常由外部晶振提供。

通过creat_clock命令可对主时钟进行约束定义，其基本语法结构如下：

creat_clock -name <clock_name> -period <period> -waveform {<rise_time> <fall_time>} [get_ports <port_name>]

实际使用如下：

creat_clock -name SysClk -period 10 -waveform {0 5} [get_ports sysclk]

这个主时钟约束中，定义了名为sysclk的物理节点产生的时钟，它的周期为10ns，占空比为50%（由上升沿0ns，下降沿5ns推断），该主时钟名称定义为SysClk。