RK3568-clock时钟

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文章标签： linux

于 2023-10-28 10:00:03 首次发布

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本文深入探讨了RK3568处理器的时钟系统，包括pll锁相环的工作原理，总线配置，gating技术，设备树文件rk3568.dtsi的设置，以及相关的驱动程序开发和时钟调试方法。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

pll锁相环

在这里插入图片描述

PLL 频率表格定义：
/kernel/drivers/clk/rockchip/clk-rk3568.c
static struct rockchip_pll_rate_table rk3568_pll_rates[] = {
	/* _mhz, _refdiv, _fbdiv, _postdiv1, _postdiv2, _dsmpd, _frac */
	RK3036_PLL_RATE(2208000000, 1, 92, 1, 1, 1, 0),
	RK3036_PLL_RATE(2184000000, 1, 91, 1, 1, 1, 0),
	RK3036_PLL_RATE(2160000000, 1, 90, 1, 1, 1, 0),
	RK3036_PLL_RATE(2088000000, 1, 87, 1, 1, 1, 0),
	RK3036_PLL_RATE(2064000000, 1, 86, 1, 1, 1, 0),
	......
	{ /* sentinel */ },
};

PLL 计算公式：
	VCO = 24M * FBDIV / REFDIV (450M ~ 2200M) 	/*VCO越⼤jitter越小，功耗越⼤; REFDIV越小PLL LOCK时间越短*/
	FOUT = VCO / POSTDIV1/ POSTDIV2 /			/* POSTDIV1 > = POSTDIV2*/
举例：RK

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