ZYNQ的AXI协议（一）——简介

最新推荐文章于 2025-05-01 21:06:24 发布
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分类专栏： ZYNQ 总线与通信接口
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本文链接：https://blog.csdn.net/qq_43445577/article/details/112804597
AXI协议是ARM提出的高性能片内总线标准，用于ZYNQ芯片中处理器与FPGA的高效通信。它包括AXI4（支持突发传输）、AXI4-Lite（简化版，适合低速通信）和AXI4-Stream（高速数据流传输）。ZYNQ采用AXI接口以解决PS与PL间的交互瓶颈，如AXI GPIO IP核提供通用输入/输出，并在必要时通过AXI DMA或BRAM进行数据交互。

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目录标题

1.什么是AXI协议

  • AXI协议（Advanced eXtensible Interface， 即高级可扩展接口）是ARM 提出的AMBA（Advanced Microcontroller Bus Architecture，96年首次引入的一组微控制器总线，开放的片内互联总线标准，能在多主机设计中实现多个控制器核外设间的连接和管理）协议的一部分。
  • 通信协议就是指双方进行信息传递所遵循的规则和约定，在通信过程中， 主从之间会进行协调， 只有等接收方准备好之后，才能开始数据传输，这种机制我们称之为“ 握手”。AXI 协议就是描述了主设备和从设备之间的数据传输方式， 在该协议中， 主设备和从设备之间通过握手信号建立连接。

2.AXI协议特点及分类

  • AXI 协议是一种高性能、高带宽、低延迟的片内总线，具有如下特点：
    • 总线的地址/控制和数据通道是分离的；
    • 支持不对齐的数据传输；
    • 支持突发传输， 突发传输过程中只需要首地址；
    • 具有分离的读/写数据通道；
    • 支持显著传输访问和乱序访问；
    • 更加容易进行时序收敛。
  • 在数
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ZYNQ的AXI协议（四）——时序
Arist.
01-20 577
1.时钟与复位 时钟 每一个AXI组件使用一个单独的时钟aclk，上升沿采样； 在主接口和从接口上，输入和输出信号之间不能有组合逻辑路径； 复位 低电平有效 支持异步复位，但是必须同步释放 复位期间主端必须驱动ARVALID, AWVALID, WVALID 为低；从端必须驱动RVALID 、BVALID 为低；其他值不做要求 如下图所示，上述标志位最早的拉高时刻必须在复位信号为高后的首个上升沿之后（因为必须等待复位信号的同步释放）。 2.握手机制 所有五个通道都使用相同的valid/r
Zynq学习笔记--AXI 总线概述
hi94的博客
04-13 2654
AXI总线简介，并通过ILA观察AXI总线的实际信号。
ZYNQ（一）AXI协议
weixin_44281319的博客
01-21 661
AXI通讯协议学习AXI原理 AXI原理
ZYNQ——AXI总线
m0_54369128的博客
01-23 1902
这时可以利用向导生成对应的 IP。用户自定义 IP 核可以拥有 AXI 4 LiteAXI4 AXI Stream PLB 和 FSL 这些接口。后两种由于 ARM 这一端不支持，所以不用。AXI协议严格的讲是一个点对点的主从接口协议，当多个外设需要互相交互数据时，我们需要加入一个 AXI Interconnect 模块，也就是 AXI 互联矩阵，作用是提供将一个或多个 AXI 主设备连接到一个或多个 AXI 从设备的一种交换机制（有点类似于交换机里面的交换矩阵）。
ZYNQ笔记（十六）：AXI DMA 环路测试
最新发布
2303_76814451的博客
05-01 1488
ZYNQ学习笔记
ZYNQ学习篇1-AXI学习笔记
weixin_42348938的博客
01-13 3019
ZYNQ学习篇-AXI学习一、AXI简介1.AXI总述2.AXI总线概述3.AXI接口概述4.AXI协议概述4.1 AXI协议-握手协议二、AXI4-Lite 源码学习1. 自定义AXI IP核2. 分析源码3.总结三、源码测试1.封装IP核 一、AXI简介 1.AXI总述 ZYNQ 将高性能 ARM Cotex-A 系列处理器与高性能 FPGA 在单芯片内紧密结合，在将不同工艺特征的处理器与 FPGA 融合在一个芯片上之后，片内处理器与 FPGA 之间的互联通路就成了 ZYNQ 芯片设计的重中之重。如果
ZYNQ之AXI简介
MTIS的博客
01-29 2926
处理器系统与可编程逻辑的接口 如前所述，Zynq 的表现不仅仅依赖于它的两个组成部分 PS 和 PL 的特性，还在于能把两者协同起来形成完整、集成的系统的能力。这其中起关键作用的，是一组高度定制的 AXI 互联和接口用来在两个部分之间形成桥梁。另外，在 PS 和 PL 之间还有一些其他类型的连接，特别是 EMIO。本节讨论 PS 和 PL 之间的连接，并探讨如何使用这些连接。我们从介绍 AXI 标准开始，这是大多数连接的基础。 AXI 标准 AXI 表示的是高级可扩展接口（Advanced eX...
zynq中的axi操作时序
10-10
详细介绍axi时序以及如何来实现axi的通信 。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。
【ZYNQ】AXI4总线接口协议学习
Z小旋
12-11 7105
本文带你详细的了解AXI总线协议，并且基于官方手册，能够提高你的手册阅读能力。 AXI 的英文全称是 Advanced eXtensible Interface，即高级可扩展接口，它是 ARM 公司所提出的 AMBA（Advanced Microcontroller Bus Architecture）协议的一部分
玩转Zynq连载38——[ex57] Zynq AXI HP总线带宽测试
qq_45922361的博客
02-18 5337
特权同学玩转Zynq连载38——[ex57] Zynq AXI HP总线带宽测试 1 概述 用于PL与DDR3交互的AXI HP总线，它的性能到底如何？吞吐量是否能满足我们的应用？必须4个通道同时使用？还是只使用1个通道？时钟频率的高低对AXI HP总线的带宽有什么影响？这些问题想必是每一个初次使用AXI HP总线的开发者希望评估到的。那么，本实例就搭了一个很基本的架构出来，使用100MHz的A...
玩转Zynq连载3——AXI总线协议介绍1.docx
10-31
AXI协议提供了一个灵活的接口标准，允许不同厂商和设计者设计和实现高性能的数字电路和系统。 1. AXI协议的通道定义 AXI协议定义了五个独立的通道，每个通道都由一组控制和响应信号组成。这些通道包括： * 读数据...
ZYNQ开发进化史——AXI总线的使用
ngdxzy的博客
12-12 2050
AXI总线的解释CSDN上比比皆是，我只发表我对AXI的理解和看法。 AXI4总线是由AMBA简化而来的，其中又被Xilinx分割成了三类：AXIStream，AXILite，AXIFull。它们最核心的就是一个握手准则：ready——valid 在一次通讯中，不管通讯内容是数据还是控制，都是使用这一个握手方式。及发送方高速接收方数据是否有效，接收方高速发送方下一个时钟自己是否能成功接...
详解ZYNQ里AXI4&AXI4;-Lite&AXI4;-Stream协议
10-28
详解ZYNQ里AXI4&AXI4;-Lite&AXI4;-Stream协议，非常详细的资料
ZYNQ AXI 读写
02-18
本文介绍了zynq-7000在vivado下面AXI总线的读写介绍和实际操作。
ZYNQ AXI总线介绍
mexican007的专栏
08-20 1883
参考链接https://blog.csdn.net/choose123/article/details/80055113 https://blog.csdn.net/lkiller_hust/article/details/51344819   1、协议简介 zynq内部有三种AXI总线： （1）AXI4： 主要面向高性能地址映射的需求， （2）AXI4-LITE: 简单地吞吐映射通信...
ZYNQ 的三种 AXI 总线
u011995183的博客
04-11 1879
AXI （Advanced eXtensible Interface） 本是由ARM公司提出的一种总线协议， Xilinx 从 6 系列的 FPGA 开始对 AXI 总线提供支持，目前使用 AXI4 版本。 AXI 总线 ZYNQ 有三种 AXI 总线： （A）AXI4：（For high-performance memory-mapped requirements.）主要面向高性能地址映射通信的需求，是面向地址映射的接口，允许最大 256 轮的数据突发传输； （B）AXI4-Lite：（F..
ZYNQ学习--AXI总线协议
伊丽莎白的学习之路
09-22 2880
本文是对AXI总线学习整理。AXI（Advanced Extensible Interface）高级拓展总线是AMBA（Advanced Microcontroller Bus Architecture）高级微控制总线架构中的一个高性能总线协议，由ARM公司开发。AXI总线协议被广泛应用于高带宽、低延迟的片上系统（SoC）设计中，尤其是在处理器、存储器、外设之间的数据传输。
ZYNQ AXI
weixin_43749767的博客
05-26 487
ZYNQ AXI协议学习 (本系列是学习笔记，若有错误请指出，谢谢) AXI协议是ARM公司AMBA3.0的升级版 AXI包含3种类型接口 AXI4：主要面向高性能地址映射通信的需求，面向地址映射的接口，在单地址传输的情况下最大允许256个时钟周期的数据突发长度 AXI4-Lite: 是一个轻量级，适用于数据量小的地址映射通信总线，占用较少资源 AXI4-Stream: 不需要考虑地址映射，用于高速数据传输 AXI工作模式 AXI4和AXI4-Lite 包含5个不同的通道 读地址通道 写地址通道 读
Zynq AXI介绍
weixin_44877786的博客
02-15 1574
1、简介 在Zynq MIO和EMIO中，介绍了用EMIO能实现PS 端与 PL 端的交互；但是PS 与 PL 最主要 的连接方式则是AXI接口。 2、PL端AXI相关的软核 在IP搜索栏中输入‘AXI’，可以看到Vivado中已经集成了很多AXI相关的软核，这些软核可直接连接PS端的AXI总线，用户可根据需求直接调用。下面举例说明。 3、AXI GPIO IP AXI GPIO IP 核为 AXI 接口提供了一个通用的输入/输...
zynq axi iic
01-09
### Zynq 平台中 AXI IIC 接口的使用教程与配置方法 #### 一、ZYNQ中的AXI总线介绍 在ZYNQ中有支持三种AXI总线，拥有三种AXI接口，当然用的都是AXI协议。这有助于理解如何集成不同类型的外设到ZYNQ系统中[^1]。 #### 二、创建自定义AXI4-IIC IP核 为了使IIC功能能够无缝接入ZYNQ架构，在设计上可以采用将Verilog编写的IIC模块转换为AXI4兼容IP的方式。具体来说，`pl_iic_original.v` 和 `iic.v` 是待打包成AXI4 IP的新文件，通过这种方式可以让这些组件更容易地融入整个SoC的设计流程之中[^2]。 #### 三、实现方式的选择 对于想要开发基于IIC通信的应用开发者而言，存在两种主要途径来达成目标：一是利用GPIO引脚模拟SCL/SDA信号的变化；二是借助于现成的支持IIC标准的硬件控制器来进行操作。后者显然更适合用于构建高效稳定的嵌入式解决方案[^3]。 #### 四、实际应用案例——读取EEPROM数据 当涉及到具体的项目实施时，比如需要从外部连接的一个EEPROM设备获取信息，则可以通过编写相应的驱动代码并调用API函数完成这一过程。下面给出一段简单的Python伪代码作为示例： ```python import iic_library as ilib def read_eeprom(address, offset): bus = ilib.IIC_Bus() data = bus.read_from_device(address=address, register_offset=offset) return data ``` 此段代码展示了如何初始化一个IIC总线对象，并向指定地址处的目标器件发送请求以取得存储在其内部特定位置的数据片段。
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